{新}eda实验 4位十进制的频率计设计.doc

EDA实验报告 实验三、4位十进制的频率计设计 实验目的 1、设计4位十进制频率计，学习较复杂的数字系统设计方法，熟悉对II软件的使用。 实验原理： 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期作准备。这3个信号可以由一个测频控制信号发生器产生下图中的TESTCTL，它的设计要求是：TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。 当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是：显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。 4位十进制频率计设计的原理框图 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY EX10 IS PORT ( clk1Hz : IN STD_LOGIC; -- 1 Hz clock uclk : IN STD_LOGIC; -- user clock input led0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); led1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); led2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); led3 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); p_cnt_en : OUT STD_LOGIC; -- IO01 p_rst_cnt: OUT STD_LOGIC; -- IO00 p_load : OUT STD_LOGIC -- IO02 ); END EX10; ARCHITECTURE behv OF EX10 IS COMPONENT cnt10 PORT ( clk : IN STD_LOGIC; rst : IN STD_LOGIC; ena : IN STD_LOGIC; outy: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout: OUT STD_LOGIC ); END COMPONENT; COMPONENT reg4b PORT ( load: IN STD_LOGIC; din : IN STD_LOGIC_VECTOR(3 DOWNTO 0); dout: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COMPONENT; COMPONENT testctl PORT ( clkk : IN STD_LOGIC; cnt_en : OUT STD_LOGIC; rst_cnt: OUT STD_LOGIC; load : OUT STD_LOGIC ); END COMPONENT; SIGNAL cnt_en : STD_LOGIC; SIGNAL rst_cnt : STD_LOGIC; SIGNAL load : STD_LOGIC; SIGNAL dout0, dout1, dout2, dout3: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL cout0, cout1, cout2, cout3: STD_LOGIC; BEGIN p_cnt_en = cnt_en ; p_rst_cnt = rst_cnt; p_load = load ; u_testctl: testctl PORT MAP ( clkk = clk1Hz , cnt_en = cnt_en , rst_cnt = rst_cnt,