nm銅工艺面临的挑战.doc

45nm铜工艺 面临的挑战 　　 摘要： 本文综述了铜工艺即将面临的各种变化，包括扩散阻障层（barrier）、电镀添加剂、覆盖层以及与多孔超低k电介质之间的整合等。　 　　随着半导体向45nm工艺的深入发展，铜工艺技术不可避免地要发生一些变化。TaN扩散阻障层物理气相沉积（PVD）技术可能将被原子层沉积（atomic layer deposition，ALD）技术所取代，之后可能还会引进钌阻障层技术。钌阻障层技术不再需要电镀种子层，但是其发展状况将取决于研究结果的进展程度。　　 　　电镀槽中的有机“添加剂”也可能会有所变化，因为有些添加剂最终会被包埋在铜中。尽管有机添加剂的使用可以使沉积得到的铜填充没有任何缝隙，同时在密集区不会产生沉积过度的情况，因此不会给CMP带来额外负担，从而减小了CMP难度，但是包埋在铜里的杂质会提高电阻系数，并且使铜在退火时不太容易形成大金属颗粒。　　 　　铜工艺也有电致迁移这个严重的可靠性问题，它通常发生在铜导线顶部与电介质相接的交界处。可能的解决办法是在铜表面选择性地沉积上一层钴钨磷化物（cobalt tungsten phosphide，CoWP）或钴钨硼化物（cobalt tungsten boride，CoWB），最终取代Si(C)N覆盖层，使铜原子迁移受到限制。　　 　　金属颗粒边界、缺陷和表面造成的电子散射问题也会逐渐突显出来，因为导线尺寸很小时电子散射效应会使电阻升高。解决办法包括增大金属颗粒、减少缺陷数量和增加金属表面光滑度等。　　 　　当然，我们还需要将铜和多孔超低k介电材料整合在一起，该需求会进一步增加铜工艺的复杂度。其中一个问题是这些多孔材料需要一些孔洞密封工艺，人们对其与沉积在上面的扩散阻障碍层之间的相互作用感到担心，不知道两者之间是否能够相互兼容。 　　 　　铜工艺基础 　　 　　自1990年代中期IBM、Intel、AMD和其他IC制造商决定用铜制工艺取代铝工艺以来，铜工艺的主要优点基本保持不变。铜电阻较小，具有更好的导电性，这意味着内连接导线在具有同等甚至更强电流承载能力的同时可以做得更小、更密集。此外，还可以将铜导线做得更薄，从而减小相邻导线之间的互相干扰。低电阻还意味着可以提高芯片速度，因为RC时间延迟中的R因子变小了。当然，减小RC延迟的C因子也可以提高速度，这就是为什么我们对低k电介质感兴趣的原因。　　 　　VLSI Research Inc.总裁Dan Hutcheson认为，尽管由于早期铜工艺遇到的可靠性等问题给一些人造成了“铜工艺是非常棘手的工艺”的成见，但是现在世界上几乎每个生产130 nm逻辑器件的公司都在使用铜工艺。人们对铜工艺的了解已经非常透彻，而且良品率也很高，有些情况下甚至比相应的铝工艺还要高。另一方面，当半导体公司向65nm和45nm工艺迈进时，铜制造工艺在某些方面显然需要进一步改善，包括扩散阻障层沉积方式、覆盖层类型等。虽然超低k电介质的使用被推迟了，但是人们估计那时也将开始使用超低k材料。这意味着将会出现许多新材料。令人担心的是，也许到时候会出现一些未能预见的可靠性问题，这些问题通常发生在性质不相似的材料界面。　　 　　值得一提的是，铝制程尚未走到尽头。相反，它仍然是许多器件所采用的材料。其中最突出的是DRAM，它只有很少几层内连接导线，运行速度也比逻辑器件慢。根据Hynix Semiconductor公司Hyunchul Sohn的资料显示，DRAM制造商还会继续在铝制程上取得一些先进技术，包括铝ALD和CVD技术。Sohn说，尽管总有一天铜制程的制造成本会比铝还便宜，但是看起来短时间内还不太可能出现这种情况。　　 　　铜工艺与铝工艺完全不同。铝工艺通常是首先将铝沉积成金属薄膜，蚀刻后再沉积上绝缘的电介质（其中涉及金属导线之间高纵宽比间隙的填充）；而铜工艺是采用嵌入式工艺（damascene processing）得到图形化的导线的。该工艺得名于源自Damascus古老的金属镶嵌技术。上下层铜导线之间通过微通孔（via）互相连接。为了得到这些微通孔，还需要另外一层光刻和蚀刻步骤，因此又称为双嵌入式工艺（dual-damascene）。　　 　　双嵌入式工艺中，首先要沉积一层电介质，然后通过两道光刻和蚀刻（可能还需要硬掩膜工艺）在电介质中蚀刻出微通孔和导线沟道结构。由于铜的扩散速度很快，很容易在电介质内部移动使器件“中毒”，因此紧接着要沉积一层扩散阻障层；然后沉积上一层铜电镀种子层，种子层是铜电镀沉积反应（通常又称为“铜填充”）的必要条件。接着进行退火和平坦化处理。对铜进行平坦化处理和清洗后，再沉积上一层Si3N4或SiC介电材料层