Verilog實现任意占空比任意分频的方法.doc

分频程序虽然简单，但我觉得由简入难是学习的一个必然阶段，慢慢的我们自然会成长起来。所以如果有时间的话，大家都可以将自己的这种“小程序”贴到论坛上来。如果你的程序好，其他人也可以学习；如果你的程序有问题，大家可以一起帮你找问题，共同进步。还有，我觉得在 发贴的时候，最好能将原理说一下。一来大家看你的贴能学到东西；二来也方便解答你的问题，不然还得解答者自己去找资料搞懂原理，然后再回答你，回答你问题 的人自然也就不多了。 说了一些题外话，下面转入正文： 在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，现在我在前人经验的基础上做一个简单的总结，实现对一个频率的任意占空比的任意分频。 比如：我们FPGA系统时钟是50M Hz，而我们要产生的频率是880Hz，那么，我们需要对系统时钟进行分频。我们很容易想到用计数的方式来分频：880 = 56818 这个数字不是2的整幂次方，那么怎么办呢？我们可以设定一个参数，让它到56818的时候重新计数不就完了吗？呵呵，程序如下： module div(clk, clk_div); input clk; output clk_div; reg [15:0] counter; always @(posedge clk) if(counter==56817) counter = 0; else counter = counter+1; assign clk_div = counter[15]; endmodule 下面我们来算一下它的占空比：我们清楚地知道，这个输出波形在counter为0到32767的时候为低，在32767到56817的时候为高，占空比为40%多一些，如果我们需要占空比为50%，那么怎么办呢？不用急，慢慢来。 我们再设定一个参数，使它为56817的一半，使达到它的时候波形翻转，那不就完了吗？呵呵，再看看： module div(clk, clk_div); input clk; output clk_div; reg [14:0] counter; always @(posedge clk) if(counter==28408) counter = 0; else counter = counter+1; reg clk_div; always @(posedge clk) if(counter==28408) clk_div = ~clk_div; endmodule 占空比是不是神奇地变成50%了呢？呵呵。 继续让我们来看如何实现任意占空比，比如还是由50 M 分频产生880 Hz，而分频得到的信号的占空比为30%。 56818×30%=17045 module div(clk,reset,clk_div,counter); input clk,reset; output clk_div; output [15:0] counter; reg [15:0] counter; reg clk_div; always @(posedge clk) if(!reset) counter = 0; else if(counter==56817) counter = 0; else counter = counter+1; always @(posedge clk) if(!reset) clk_div = 0; else if(counter17045) clk_div = 1; else clk_div = 0; endmodule 三分频的Verilog实现 //很实用也是笔试面试时常考的，已经经过仿真 占空比要求50%和不要求占空比差别会很大，先看一个占空比50%的描述 module div3(CLKIN,CLKOUT,RESETn); input CLKIN,RESETn; output CLKOUT; ? //internal counter signals reg[1:0] count_a; reg[1:0] count_b; reg????? CLKOUT; ? always @(negedge RESETn or posedge CLKIN) begin ??? if (RESETn==1b0) ??????? count_a=2b00; ??? else ??????? if (count_a==2b10) ??????????? count_a=2b00; ??????? else ??????????? count_a=count_a+1; end ? always @(negedge RESETn or negedge CLKIN)