综合实验：8位CPU设计与实现详解.ppt

结构基本保持不变 把16位的数据通路改成8位 自己设计8位存储器，以替代TEC-CA平台上的16位存储器 由于只改了数据通路，且只用了8位存储器代替16位的，因此控制信号不需要改变 与16位实验CPU的相似 主要改进点： （1）ALU用基础实验2的方案3 （2）寄存器组用基础实验4的方案3 （3）存储器用基础实验3的异步RAM方案2 （4）尝试添加一个数据缓冲寄存器DR 在16位实验CPU的VHDL代码基础上进行修改 与16位实验CPU的相似 需要改动BDF文件 可以尝试使用元件例化方式，即采用port map方法实现 回顾冯·诺依曼CPU结构及工作原理 16位实验CPU的设计与实现 将16位实验CPU的改造成8位的实验CPU 评分标准 方案1：给出参考代码的、顶层实体用BDF实现的16位实验CPU，记作ExpCPU-16-BDF 方案2：将方案1的顶层实体改用VHDL元件例化方式实现，其它不变，记作ExpCPU-16-VHDL 方案3：采用BDF或VHDL方式实现的8位CPU，完成了基本改写要求，记作ExpCPU-8或者ExpCPU-8 方案4：在方案3的基础上，实现了一些可选项，记作ExpCPU-8-enhanced 完成方案1，得D 完成方案1和2，得C 完成方案1和3，得A 完成方案1-3，得A+ 完成方案4，在前述得分基础上酌情加分 * 表中的I7对应pc_en，I6对应reg_en，I5I4I3对应alu_in_sel，I2I1I0对应alu_func_sel，SR和DR由指令给出 节拍 指令 编码 Sci SST I7I6 I5I4I3 I2I1I0 /WR REC 注释 000 01 11 10 100 000 1 01 AR-PC,PC-PC+1 001 00 11 00 000 000 1 10 IR-MEM 011 ADD00 00 01 000 000 1 00 DR-DR+SR SUB00 00 01 000 001 1 00 DR-DR-SR AND00 00 01 000 010 1 00 DR-DR and SR 举例说明如何控制，以ADD R0,R1为例 第1拍：提供指令地址 对应节拍000 动作：PC-AR, PC+1-PC 控制信号： 令REC=01，实现PC-AR 控制ALU实现PC+1，PC为其中ALU输入，另一个输入为0，初始进位Cin为1。 为此，令SCI=1，以实现Cin=1； 令ALU_IN_SEL=100以选择A=0和B=PC； 令ALU_FUNC_SEL=000，以实现A+B+Cin 令PC_EN=1，以把增1后的结果置入PC中 其它控制信号按缺省值设置即可 如控制标志位的SST，令保持原来标志即可，此时SST=11 控制寄存器写的REG_EN，不用写，保持REG_EN=0 控制内存写的/wr，不用写，令/wr=1 综合上述控制信号值，可得： 节拍 指令 编码 Sci SST I7I6 I5I4I3 I2I1I0 /WR REC 注释 000 01 11 10 100 000 1 01 AR-PC,PC-PC+1 第2拍：从内存取出指令 对应节拍：001 动作：IR - Mem 控制信号： 为了控制内存读，/wr应该设置为/wr=1 为了将从Mem读出的指令打入IR，控制IR的REC应设成REC=10 其它保持缺省值 因此，此时的控制信号集合为： 节拍 指令 编码 Sci SST I7I6 I5I4I3 I2I1I0 /WR REC 注释 001 00 11 00 000 000 1 10 IR-Mem 第3拍：执行加法运算 节拍：011 动作： R0-R0+R1 控制信号： ALU运算的数据源自于寄存器，因此ALU_IN_SEL=000 执行加法运算，因此ALU_FUNC_SEL=000 初始进位Cin必须为0，因此SCI=00 完成运算后，结果会影响标志位，因此SST=00 运算结果要保存到寄存器中，因此REG_EN=1 其它控制信号按缺省值设置，即/wr=1和REC=00 因此，控制信号集合为： 节拍 指令 编码 Sci SST I7I6 I5I4I3 I2I1I0 /WR REC 注释 011 00 00 01 000 000 1 00 DR-SR+DR 运算器部分包括了如下的模块： 寄存器组、ALU输入复用模块、ALU运算器、标志寄存器 控制部分包含了如下的模块： PC、IR、时序发生器（即TIMER）、控制单元 内存部分 AR 在分析这些模块时，先分析它的功能，然后分析输入输出信号，最后分析其实现逻辑 在完成这些分析后，结合数据通路，分析各条指令的执行流程，