超大规模集成电路第三章剖析.ppt

第三章.逻辑门 静态互补逻辑门结构 逻辑门电特性 互连特性 控制逻辑 可替换门电路 3.1静态互补逻辑门结构 门和混合逻辑 静态互补逻辑门结构 混合逻辑表达 混合逻辑：功能值是由一些功能点结合的 一个逻辑门实现一个特定的逻辑功能 说明（逻辑等式）和实行（逻辑门网络）都写在布尔逻辑里面 逻辑等式和逻辑门网络都由布尔功能实现 .——与,＋——或，’——非，|——同或，⊕——异或 门设计 为什么为逻辑功能设计门的 不必为了所有的逻辑表达都在库里面有 逻辑门 一个逻辑表达会映射成一个消耗很多面积，延时和功耗的门 布林代数术语 非冗余 功能： f=a’b+ab’ a是一个变量；a和a’都是符合 ab’是一个条件 假如在不改变真值的情况下没有符号可以被取消，那这个功能就是非冗余的 完备 假如所有的布林功能通过混合功能实现，那一系列功能f1,f2……就是完全的 NAND是一个完整的表达；NOR是一个完整的表达；{AND,OR}则不完整 传输门是不完整的 假如你的逻辑门是不完整的，你就不能设计一个抽象的逻辑 静态互补门 反相器版图 NAND门 NAND版图 大尺寸管子 NOR门 NOR 版图 AOI/OAI 门 AOI＝与/或/反相；OAI＝或/与/反相 实现大的功能 上拉和下拉网络都是很简洁的：比NAND/NOR网络面积上更小，速度更快 AOI312:3个与输入，1个与输入（伪门），2个与输入或者合并这些，然后反相 AOI举例 上拉/下拉 网络设计 上拉和下拉网络是双重的 为设计一个门，先设计一个网络，然后进行相反的计算得到令一个网络 举例：设计一个当输出为0时候的上拉网络，然后相反得到下拉网络 双网络结构 3.2逻辑门电特性 电特性 传输特性 延时 功耗 寄生效应 驱动大负载 逻辑级 固定的逻辑0/1由Vss/Vdd定义 内部的逻辑值Vl/Vh的跃进不是象其他的逻辑家族一样直接由电路特性决定 一级逻辑和下一级逻辑的耦合必须保证一级的输出能驱动下一级的输入 传输特性 传输曲线显示了静态输入/输出联系－保持输入电压，测量输出电压 反相器传输曲线 逻辑门限 在传输曲线的斜率为－1的点处取门限电压 反相器在Vl和Vh点之间有高的增益，在传输曲线的外部区域有低的增益 注意逻辑0和1区域不是同样的大小－因此，高的上拉阻抗导致了小的逻辑1区域 噪声容限 噪声容限＝在一个门的输入和下一个门输出之间的电压差。噪声超过了噪声容限就会使得下一个门的产生错误的输出。 在静态门，t＝∞电压是Vdd和Vss，这样噪声容限就为Vdd－Vh和Vl－Vss 逻辑门延时 逻辑门一个最重要的特性 假设理想的输入，RC负载 延时假定 假定在一个时刻只有一个管子导通.这给出了两个问题： 上升时间，上拉网络通 下降时间，上拉网络关断 为管子假定阻抗模型。忽略饱和区和非特征线性区，但是结果是可以接受的 通过管子电流 管子开始与饱和区，然后进入了线性区 管子的阻抗模型 在两个电压的平均V/I 最大输出电压 线性区的中间 电压为Vds，漏电流为Id.输入即总是为 Vgs＝Vdd－Vss 阻抗的近似值 门延时的测量方法: 延时：输出电压门达到稳定态的50％值所需的时间。 传输时间：输出门电压的从逻辑0的稳态电压10％到逻辑1的稳态电压90%值所经历的时间。传输时间经常使用。 反相器的延时电路 负载是电阻和电容，驱动是电阻。 反相器的延时和τ模型 1.τ模型：基于RC时间常数τ的门延时 2. Vout(t)=(VDD-VSS)exp{-t/(RN+RL)/CL}, RL它是连接下个状态的连线阻抗，假定它的阻抗为0。 td= -(Rn+RL)CLln0.5=069 RnCL， tf= -(Rn+RL)CLln0.9=2.2 RCL，tf和td是指门的电压从0.9(VDD-VSS)变化到0.1(VDD-VSS)所需的时间。例如：CL是指对采用0.5um处理工艺的最小尺寸晶体管(L=2λ，W=3λ)的两个门的电容。求上拉回路的延时时间，采用上拉电阻Rp。 tf∝τ∝（L/W） τ模型中的反相器延时 0.5微米的处理工艺 。 Rn=3.9kΩ ， Cf=0.68fF 2.因此 td＝0.69*3.9*0.68E-15＝1.8ps ， tf＝2.2*3.9*0.68E-15＝5.8ps RC电路时间的近似的程度 矩形波输入的近似程度 采用上拉电路的结果 。 其他模型 电流源模型（在功耗和延时章节中学习使用） 。 tf =CL (VDD-VSS)/Id= CL(V