实时时钟的设计报告..doc

课程设计（报告）任务书 Ⅰ、课程设计（报告）题目： 　 实时时钟电路的设计 Ⅱ、课程设计（论文）工作内容 课程设计目标 《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要的环节。不论理论学习还是实际应用，都离不开实验课教学。如果不在切实认真地抓好学生的实践技能的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用脱节的局面。《HDL项目设计》的目的就是让同学们在理论学习的基础上，通过完成一个涉及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。 二、课程设计任务与要求 （1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）； （2）为了演示方便，应具有分钟、小时快进功能； （3）时、分、秒设置功能（选作）。 三、课程设计考核 平时20%；验收40%；报告40% 摘 要 ABSTRACT The system is made up by silicon crystal oscillator，frequency divider，number counter，decipherer，LED indicator and calibrated circuit and utilizes the medium-sized and small-sized integrated chip．The design for the overall project is composed of two parts the main circuit and the expanded circuit．The main circuit carries on the basic function of the digital electronic calculagraph and the expanded circuit carries on the expanded function of it．Each unit is designed and the overall adjustment is performed．The multifunctional digital timer 0 seconds to complete the time -9 minutes and 59 seconds functions and is under the control circuit switched reset, rapid school. A digital clock, it is the main record and show the number of seconds pulse received, including 60 seconds and into the mold, the hour is mould and counter 3 counters, respectively. BCD BCD by decoding, after driving up digital tube reality circuit. Key word：frequency divider；number counter；decipherer；LED indicator 系统 课题目标及总体方案 　　　　 　　本次设计课题目标完成是基于Verilog HDL语言的多功能数字钟的设计，通过数码管实时显示时、分、秒，具有小时和分钟快进功能。设计遵循Verilog HDL语言的设计理念，代码具有良好的可读性和易理解性。 系统主要分三个模块实现，分别是分频模块、计数模块、译码显示模块。分频模块用来提供计时电路工作时钟（1HZ）和数码管动态显示的扫描频率（200HZ—500HZ），计数模块是对1s信号源进行秒、分、时的计时，译码显示模块是通过控制信号控制八个数码管的位选、段选来实现对译码后的计时信号进行动态显示。 　　　 　　　　 　　　　第节 分频模块用于为系统的实现提供稳定的工作频率和计时信号源，要求产生两路不同频率的信号，分频为1HZ频率的信号作为计时模块的信号源，200HZ的信号用于数码管动态显示的扫描频率。 定义变量并根据需要得到的分频信号设定计数值，对该变量进行加或减计数，每到达