嵌入式技术应用教程基于S3C2410第六章..doc

第六章 时钟和功耗管理 6.1 相关基础知识概述 分频器 分频器是同步时序电路中的典型应用，其功能是按照具体的数值降低时钟源的频率以满足一定的应用。常用的分频器有2分频、4分频和8分频等偶数分频。当然改变电路形式还可以实现较复杂的奇数分频（半整数分频）或任意小数分频。 图6.1 图6.1为2、4、8和16分频（对应A、B、C和D）的时序波形图。 锁相环（PLL） 与分频器相对应，锁相环（PLL——phase lock loop）可以用作倍频器。即对输入的频率信号进行乘法操作，如2倍频、4倍频和8倍频等。 锁相环是一个闭环的自动控制系统，它能够保证输出的信号的相位和输入信号的相位同步，此时称为锁相环为锁定状态。一旦这两个信号相位不同步了，那么在锁相环能调整的范围内，它会自动调整重新让输出信号的相位与输入信号同步。 图6.2为锁相环的基本功能框图。 图中相位检测器英文为phase detector，环路滤波器英文为loop filter，压控振荡器英文为voltage controlled oscillator。感兴趣的读者可以参阅清华大学出版社出版的《锁相环设计、仿真与应用（影印版）》来具体了解PLL。 6.2 S3C2410A的时钟和功耗管理概述 S3C2410A的时钟和功耗管理模块由三部分组成。其分别为时钟控制、USB控制和功耗控制。 S3C2410A的时钟控制逻辑可产生芯片工作所必须的时钟信号，其中包括了CPU核所用的FCLK信号、ABH总线所用的HCLK信号和APB总线所用的PCLK信号。S3C2410A内部有两个PLL（锁相环），其中一个PLL用于产生FCLK、HCLK和PCLK；另一个PLL用于产生USB工作所用48MHz时钟信号。时钟控制逻辑可以让PLL停止而使时钟频率降低，也可以将时钟与外设模块断开连接，这样一来可以控制芯片的功耗。 对于功耗控制逻辑，S3C2410A有不同的功耗管理方案，以便对一个既定任务有一个最优的功耗设定。S3C2410A中的功耗管理模式共有四种：NORMAL模式、SLOW模式、IDLE模式和Power_OFF模式。 NORMAL模式： CPU和所有的外设均有时钟驱动。这种模式中所有的外设都处于打开状态，S3C2410A功耗最大。这里可以利用软件来控制外设的操作。例如，如果一个定时器不需要工作，那么可以将定时器的时钟驱动断开，这样就可以降低芯片的功耗。 SLOW模式： 这种模式下芯片不让PLL工作。与NORMAL模式不同，SLOW模式采用一个外部时钟（XTIpll或EXTCLK）来作为S3C2410A的FCLK而不采用内部PLL的输出信号。这种模式下，芯片的功耗完全由外部时钟的频率所决定（频率越高功耗越大）。此时的总体功耗不计PLL的功耗。 IDLE模式： 这种模式下，FCLK与CPU断开连接，而其他的外设都有时钟驱动。IDLE模式由于CPU核没有供给时钟，所以整体功耗降低。用中断请求就可以唤醒CPU回复到正常状态。 Power_OFF模式： 内部电源模块与其他模块断开连接。这种模式下，除了唤醒逻辑电路工作之外，其他模块全部没有功率消耗。激活Power_OFF需要两个独立的电源，其中一个电源供给唤醒逻辑，另一个电源供给CPU及其他设备，并且这个电源要可控制。在Power_OFF模式下，给CPU和其他设备供电的那个电源会被关闭。靠外部中断EINT[15:0]或RTC告警中断可以退出Power_OFF模式。 在本课程范围内，S3C2410A都工作在NORMAL模式，故其他几种工作模式在这里就不再详细描述了，感兴趣的读者可以参阅S3C2410A的数据手册。 6.3 S3C2410A的时钟 时钟源构架 主时钟源来自外部的晶体（XTIpll）或一个外部时钟源（EXTCLK）。时钟发生器包括了一个振荡器，这个振荡器连接着一个外部晶体。时钟发生器还有两个PLL用来产生S3C2410A工作所用的高频信号。 图6.3 时钟源构架 时钟源的选择 用模式控制引脚来选择时钟源。此处的模式控制引脚为OM[3:2]。 OM3和OM2的值在nRESET的上升沿被内部锁存器锁存。 下表描述了芯片启动时的时钟源选择方案。 表6.1 OM[3:2] MPLL状态 UPLL状态 主时钟源 USB时钟源 00 打开 打开 晶体 晶体 01 打开 打开 晶体 EXTCLK 10 打开 打开 EXTCLK 晶体 11 打开 打开 EXTCLK EXTCLK 达盛公司的实验系统上采用的是OM[3:2]=00b的情况，即时钟源全部来自外部的晶体时钟源（12MHz）。如图6.4所示。 图6.4 注意： ① 尽管在复位后MPLL就已经启动了，但是必须在软件中向MPLLCON寄存器中写入可用的设置后，M