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南京工程学院 课程设计说明书(报告) 课 程 名 称 EDA技术实用教程 设 计 题 目 等精度频率计设计 院（系、部、中心） 通信工程学院 专 业 电子信息工程 班 级 姓 名 学 号 地 点 信息楼C112 起 止 日 期 2012-12-24至2012-12-28 指 导 教 师 目 录 一、设 计 摘 要 二、设计任务与要求 三、设计原理及参考电路框图 四、程序设计及运行仿真结果 五、实验仪器及设备 六、课程设计收获与体会 七、参考文献 设 计 摘 要 在电子工程、资源勘探、仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。频率测量也是电子测量技术中最基本最常见的测量之一。不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。 以FPGA(Field Programmable Gate Array)为核心，基于硬件描述语言VHDL的数字频率计设计与实现。在介绍频率测量的原理和测量方法的基础上，针对所设计的频率计需简单易用的要求，采用FPGA和简单的外围电路使系统具有体积小、可靠性高、灵活性强及价格低廉等特点，同时还具有易于升级的特点。 二、设计任务与要求 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即测量精度随被测信号的频率的变化而变化，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测量精度。设计项目可达到的指标如下： 频率测试功能：测频范围0.1Hz~100MHz。测频精度0.01us。 脉宽测试功能：测试范围0.1us~1s，测试精度0.01us。 占空比测试功能：测试（显示）精度1%~99%。 相位测试功能：测试范围0~360°，测试精度0.2°。 三、设计原理及参考电路框图 1.设计目的 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即测量精度随被测信号的频率的变化而变化，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测量精度。设计项目可达到指标：频率测试功能：测频范围0.1Hz~100MHz。测频精度0.01us。 原理 等精度测评原理可以简单的用图1来说明，图1中的“预置门控信息”CL由编程控制，可以证明，在1s至0.1s间的选择范围内，CL的时间宽度，对测评精度几乎没有影响，在此，设其宽度为。BZH和TF模块是两个可控的32位高速计数器，ENA是它们的计数允许信号端，高电平有效。标准频率信号，从BZH的时钟输入端BCLK输入，设其频率为：经整形后的被测信号从与BZH相似的32位计数器TF的时钟输入端TCLK输入，设其真实频率值为，被测频率为，等精度测评原理说明如下： 等精度）和标准频率信号（频率为）同时计数，当s后预置门信号被置为低电平，但此时两个计数器并没有停止计数，一直等到随后而至的被测信号的上升沿到来时才通过D触发器将这两个计数器同时关闭，由波形图可见CL的宽度和发生的时间都不会影响计数使能信号（START）允许计数的周期总是恰好等于等待信号TCLK的完整周期数，这样一个事实，这正是确保TCLK在任何频率条件下都能保持恒定精度的关键，而且CL的宽度改变以及随机的出现时间造成的误差最多只有BCLK信号的一个时钟周期，如果BCLK由精确稳定的晶体振荡器（100MHz）发出，则任何时刻的绝对测量误差只有10ns。 设在一次预置门时间计数值为，标准频率信号的计数值为，不难得到测频率为 等精度测量的一个最大特点是测量的实际门控时间不是一个固定值，而是一个与被测信号有关的值，刚好是被测信号的整数倍。在计数允许时间内，同时对标准信号和被测信号进行计数，再通过数学公式推导得到被测信号的频率。由于门控信号是被测信号的整数倍，就消除了对被测信号产生的±l周期误差，但是会产生对标准信号±1周期的误差。 四、程序设计及运行仿真结果 设计程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY etesterr IS PORT (BCLK : IN STD_LOGIC;