(七段数码管设计电路.docVIP

EDA基础及应用实验项目报告 项目题目: 七段数码管显示电路设计 姓 名： 胡小琴 院 系：电子信息工程学院 专 业：电子信息工程（对口高职） 学 号： 201315294127 指导教师： 徐正坤 综合成绩： 完成时间: 2015年 5月 22日 项目实验内容摘要 1、设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使位数码管动态刷新显示0—。设计一个十进制计数器LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countbasic IS PORT(CLK:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END countbasic ; ARCHITECTURE behav OF countbasic IS BEGIN PROCESS(CLK) VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLKEVENT AND CLK=1 THEN IF Q9 THEN Q:=Q+1; ELSE Q:=(OTHERS=0); END IF; END IF; IF Q=1001 THEN COUT=1; ELSE COUT=0; END IF; DOUT=Q; END PROCESS; END behav; 程序2 ENTITY countbasic_vhd_tst IS END countbasic_vhd_tst; ARCHITECTURE countbasic_arch OF countbasic_vhd_tst IS -- constants -- signals SIGNAL CLK : STD_LOGIC; SIGNAL COUT : STD_LOGIC; SIGNAL DOUT : STD_LOGIC_VECTOR(3 DOWNTO 0); constant clk_cycle : time := 100 ns; COMPONENT countbasic PORT ( CLK : IN STD_LOGIC; COUT : OUT STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COMPONENT; BEGIN i1 : countbasic PORT MAP ( -- list connections between master ports and signals CLK = CLK, COUT = COUT, DOUT = DOUT ); process begin clk = 1; wait for clk_cycle; clk = 0; wait for clk_cycle; end process; END countbasic_arch; 程序3 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY Seg7_Dsp is PORT( CP : IN STD_LOGIC; -- CLOCK SEGOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -- SEG7 Display O/P SELOUT : OUT STD_LOGIC