04集成电路版图基础-Cadence工具简介全解.ppt

Cadence工具简介 一、浏览电路 Cadence virtuoso 基于linux操作系统，主要包括电路系统设计工具、版图设计工具和版图验证工具。软件启动后，会看到全局管理窗口——CIW 在CIW窗口中点击“Tools”，选择“library manager”打开库文件管理器。并从中单击选择所需的library—cell—view，双击“schematic”打开目标电路图。 在schematic editing 窗口浏览分析电路。常用指令及其快捷键 二、绘制版图 在库文件管理器“cell”一栏中选中需要设计版图的电路文件 在库文件管理器菜单中依次点击file—new—cell view，出现新建文件窗口 注意，版图文件的library name（库名）、cell name（单元名）必须与电路文件相同。点击“tool”右侧的工具选择按钮，选择“virtuoso”，点击OK，完成新文件创建。 2、版图编辑界面 版图编辑窗口中，顶端显示文件所对应的库名、单元名、文件类型信息。 版图编辑窗口由icon menu（图标菜单）、menu banner（菜单栏）、status banner（状态栏）三部分组成。 常用指令及对应快捷键 3、LSW： layer select window（图层选择窗口）。该窗口显示设计版图所用的工艺库文件的位置、可供选择和当前选中的版图图层，以及各图层的图样属性。 如右图显示当前所用工艺库文件位于“MYLIB”目录下，当前选择的图层为“active”。 工艺库文件在工程创建之初已经确定，不用再做操作。而可供选择的图层，根据不同设计需求会有所不同。常用图层名称及其含义 建立几何图形 (a)绘制多个矩形 (b)使用合并命令edit-merge或快捷键shift+m将矩形合并为多边形 反相器版图实例 在P型衬底上制作CMOS反相器，需要一个PMOS管和一个NMOS管。其中PMOS管制作在N阱中，包含有源扩散区、多晶硅栅；NMOS管包含有源扩散区、多晶硅栅。 工艺上为了区分P管、N管，分别添加pselect和nselect两层。 为了实现电路功能，必须使用金属层布线，并在金属与半导体之间制作引线孔 衬底连接与布线： MOS管衬底必须接到相应电位，有源区作为源漏极也需要引线连接。半导体衬底材料必须先制作active有源区，才能通过通孔与金属引线连接。 根据不同工艺，通孔尺寸和间距不同。 器件连接关系及端口 ： 用铝线直接连接两管漏极，并可作为输出端； 多晶硅连接两管栅极，制作通孔后连接金属，作为输入端； 与金属相连的两管衬底作为power端。 添加端口： 从LSW 中选择合适的金属层，如metal1。在版图编辑窗口中的菜单栏，选择create—pin。开始为版图添加端口。 在“mode”选项后选择rectangle模式，在create shape pin 窗口编辑输入输出端口。 编辑好端口属性后，在版图编辑窗口中需要添加端口的位置画一小矩形，之后再单击一次，放置端口名，即完成一个端口。 这里的metal1端口图层仅表示连线关系，不生成掩模板，无所谓规则，只要与实际版图上的铝线连接即可。 添加power端口需要选择sym pin 模式，打开create symbolic pin 窗口。 以添加vdd端口为例， 端口名应为“vdd!”， I/O type 选为“jumper”， pin type 选择“metal1”。 三、版图验证与检查 版图验证是指采用专门的软件工具，对版图进行若干项目的验证。例如： 是否符合设计规则？ 版图和电路图是否一致？ 版图是否存在短路、断路及悬空的节点？ 版图验证项目包括五项： (1) DRC (Design Rule Check) 设计规则检查。 (2) ERC(Electrical Rule Check) 电学规则检查。 (3) LVS(Layout Versus Schemati) 版图和电路图一致性比较 (4) LPE(Layout Parameter Extruction) 版图寄生参数提取 (5) PRE(Parasitic Resistance Extruction) 寄生电阻提取 其中，DRC和LVS是必做的验证。 1、 DRC Design rule checking （设计规则检查）。版图的设计必须根据DRC 规则文件进行，不同工艺的DRC 规则文件不同。 建议完成一部分设计之后就做一次，分阶段进行。避免完成全图后再做DRC，错误之间相互牵连不便修改。 DIVA 下的DRC 规则文件名为divaDRC.rul。通常与工艺库文件存放在相同目录。 在版图编辑窗口，单击菜单verify ——DRC，弹出DRC 规则检查对话框， 点