数字集成电路设计要点..docxVIP

数字IC流程:RTL design and simulationDC synthesisAPR（Auto Place and Route）PT timing analysisPhysical Verification采用工具：1. vi （输入），gcc （c模型）2 Modelsim（Questasim）/ VCS / IUS/ iverilog/ Verdi（仿真、调试）3 DC （综合）4 FM（形式验证）5 Astro （后端物理实现） //将换为ICC，已初步实现，未细检查，仅作参考6 PT（时序分析）7 IC51418 Calibre （后端验证）硬件一般要分为两部分：1 wishbone接口，解决通信问题 2核心功能模块，真正实现功能Wishbone互连:1. 点到点方式，单独测试IP核时常用，或者片外互连2. 共享总线方式3. 交叉互连结构? 构建SoC系统时采用；? 需要选择交叉互连模块：wb_conmax、wb_conbus、tc_top等PDK：Process Design KitDC综合与时序约束RTL （ Register Transfer Level ）TCL：Tool Command LanguageTk：ToolKit综合工具:? FPGA Synplify / DC FPGA / Xilinx / Altera? ASIC synopsys: DC （主流，事实标准） cadence: BuildGates / PKS / RCDC : Design CompilerPKS: Physically Knowledgeable Synthesis RC : RTL compilersdc: synopsys design constraints约束sdf: standard delay format版式综合三阶段:? 翻译/转换（此阶段工艺无关）? 优化 优化与映射同时进行? 映射（此阶段工艺相关）将功能映射到目标工艺库上DC基本流程: 读入设计 设置约束 执行综合 查看报告 保存结果时钟树: 时钟是个非常重要的信号，要求到各个寄存器时钟端时延一致，后端设计会专门针对时钟布线，插入buf，形成时钟树，综合阶段不处理时钟，假设是理想时钟CDC信号：clock domain crossingAPR流程：Auto Place and Route++++++采用Astro工具ICC （IC Compiler）TDF文件 （top design format）core 电源环：原则：尽量使用高层（1）高层金属厚（2）利于底层stdcell布线Astro APR：1. 基本概念2. 设计输入3. 布局规划floorplan4. 时序约束5. place6. 时钟树综合CTS7. 布线8. DFM9. 数据导出：? 导出网表，用于LVS、后仿真等? 导出GDSII数据：流片数据? 导出 SPEF：PT时序分析? 导出 SDF： 后仿真时钟树综合CTS：Clock Tree Synthesisroute步骤：? 先布时钟线 (关键信号)? Timing setup? 再布标准单元? Post-Route Opt以及CTO? Post-Route时序分析DFM：? 天线效应：解决方案1：跳线，解决方案2：插入二极管? 加Filler? 过孔优化? Fill Notch and Gap? Add_label? 添加Wire track物理验证:LVS: layout versus schematicANT：AntennaDRC：design rule check工具: ic5141 virtuoso , calibre步骤:1 准备ic5141环境 （工艺库、基本库、快捷键、显示资源、Calibre配置等）2 stdcell、Pad库导入到ic51413 设计库aes_ASIC导入到ic51414 为电源PAD加label （LVS用）5 准备ANT/DRC/LVS规则文件6 LVS检查 （先做，确认设计正确）7 ANT 检查与修正（先于DRC，ANT修正中可能会引入DRC）8 DRC检查与修正9 设计数据导出CDL: Circuit Description Language时序分析:Fmax(寄存器间最大时间决定)Tsu(setup)，Th(hold)Tco (从时钟到达 到 输出端稳定)Tpd(pin to pin delay，组合逻辑延迟)时序分析任务之一是：验证设计满足时序要求，如何验证？1.动态时序仿真（后仿真）：输入激励，分析波形。STA含义: 无需输入激励，电路并不动作（静态含义），分析每一个触发器(flip-flop)的setup时间与hold时间，即保证在时钟沿采样数据时，数据是有效的。（动态