数电实验实验报告..docxVIP

数字电路实验报告实验一 组合逻辑电路分析一．试验用集成电路引脚图 74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门二．实验内容1.实验一自拟表格并记录:ABCDYABCDY000001000000010100100010010100001111011101000110010101011011011001110101111111112.实验二密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD是什么？ABCD接逻辑电平开关。 最简表达式为：X1=AB’C’D 密码为： 1001 表格为：ABCDX1X2ABCDX1X2000001100001000101100110001001101001001101101101010001110001010101110101011001111001011101111101三.实验体会：1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片 ，和使用仿真软件来设计和构造逻辑电路来求解。实验二 组合逻辑实验（一） 半加器和全加器一．实验目的熟悉用门电路设计组合电路的原理和方法步骤二．预习内容复习用门电路设计组合逻辑电路的原理和方法步骤。复习二进制数的运算。用“与非门”设计半加器的逻辑图。完成用“异或门”、“与或非”门、“与非”门设计全加器的逻辑图。完成用“异或”门设计的3变量判奇电路的原理图。三．元件参考依次为74LS283、74LS00、74LS51、74LS136其中74LS51：Y=（AB+CD）’，74LS136：Y=A⊕B（OC门）四．实验内容用与非门组成半加器，用或非门、与或非门、与非门组成全加器（电路自拟） 半加器全加器被加数A数B级进位Ci-100001111和S进位C异或门设计3变量判奇电路，要求变量中1的个数为奇数是，输出为1，否则为0.3变量判奇电路输入入入出74LS283”全加器逻辑功能测试测试结果填入下表中：被加数A4A3A2A101111001加数B4B3B2B100010111前级进位C00或10或1和S4S3S2S11000100100000001新进位C40011五．实验体会：1.通过这次实验，掌握了熟悉半加器与全加器的逻辑功能2.这次实验的逻辑电路图比较复杂，涉及了异或门、与或非门、与非门三种逻辑门，在接线时应注意不要接错。各芯片的电源和接地不能忘记接。实验三 组合逻辑实验（二）数据选择器和译码器的应用一．实验目的熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法二．预习内容了解所有元器件的逻辑功能和管脚排列复习有关数据选择器和译码器的内容用八选一数据选择器产生逻辑函数L=ABC+ABC’+A’BC+A’B’C和L=A⊕B⊕C用3线—8线译码器和与非门构成一个全加器三．参考元件数据选择器74LS151,3—8线译码器74LS138.四．实验内容1.数据选择器的使用：当使能端EN=0时，Y是A2,A1,A0和输入数据D0~D7的与或函数，其表达式为：Y=（表达式1）式中mi是A2,A1,A0构成的最小项，显然当Di=1时，其对应的最小项mi在与或表达式中出现。当Di=0时，对应的最小项就不出现。利用这一点，不难实现组合电路。将数据选择器的地址信号A2,A1,A0作为函数的输入变量，数据输入D0~D7作为控制信号，控制各最小项在输出逻辑函数中是否出现，是能端EN始终保持低电平，这样，八选一数据选择器就成为一个三变量的函数产生器。①用八选一数据选择器74LS151产生逻辑函数将上式写成如下形式：L=m1D1+m3D3+m6D6+m7D7该式符合表达式1的标准形式，显然D1、D3、D6、D7都应该等于1，二式中没有出现的最小项m0、m2、m4、m5，它们的控制信号D0、D2、D4、D5都应该等于0。由此可画出该逻辑函数产生器的逻辑图。L=ABC+ABC’+A’BC+A’B’C②用八选一数据选择器74LS151产生逻辑函数根据上述原理自行设计逻辑图，并验证实际结果。2.3线—8线译码器的应用用3线—8线译码器74LS138和与非门构成一个全加器。写出逻辑表达式并设计电路图，验证实际结果。3.扩展内容 用一片74LS151构成4变量判奇电路五、实验体会1.数据选择器用来对数据进行选择，特别选择适用于函数的分离，是比较常用的组合逻辑器件；译码器用于数据的编码与译码中，也是较常用的逻辑