ch4组合逻辑电路(4.4-4.5).ppt

* 用两片74x85组成8位数值比较器（串联扩展方式）。 （2）集成数值比较器的位数扩展 输入: A=A7 A6A5A4A3 A2A1A0 B=B7B6B5B4B3 B2B1B0 输出: F B A F B A F B A = 高位片 输出 低位片 B3A3~B0A0 B7A7~B4A4 * 用4片74x85组成16位数值比较器（串联扩展方式）。 采用串联扩展方式数值比较器 低位片 高位片 输出 B3A3~B0A0 B7A7~B4A4 B11A11~B8A8 B15A15~B12A12 问题：如果每一片延迟时间为10ns，16位串行比较器延迟时间？ * 用74HC85组成16位数值比较器的并联扩展方式。 B3A3~B0A0 B7A7~B4A4 B11A11~B8A8 B15A15~B12A12 输出 问题：如果每一片延迟时间为10ns，16位并行比较器延迟时间？ * 4.4.5 算术运算电路 @在两个1位二进制数相加时，不考虑低位来的进位的相加 ---半加 @在两个二进制数相加时，考虑低位进位的相加 ---全加 加法器分为半加器和全加器两种。 半加器 全加器 1、半加器和全加器 两个二进制数相加: * （1） 1位半加器（Half Adder） 不考虑低位进位，将两个1位二进制数A、B相加的器件。 半加器的真值表 逻辑表达式 1 0 0 0 C 0 1 1 1 1 0 1 0 1 0 0 0 S B A 半加器的真值表 B A B A S + = 如用与非门实现最少要几个门? C = AB 逻辑图 * （2） 全加器（Full Adder） 1 1 0 1 0 1 1 0 0 1 1 0 1 0 0 0 全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 S Co Ci B A * 你能用74151\74138设计全加器吗? 用这两种器件组成逻辑函数产生电路,有什么不同? 于是可得全加器的逻辑表达式为 * （1）串行进位加法器 如何用1位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =? 低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。 2、多位数加法器 0 * 定义两个中间变量Gi和Pi ： Gi= AiBi （2）超前进位加法器 提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。 定义第i 位的进位信号（Ci ）： Ci= Gi＋Pi Ci-1 * 4位全加器进位信号的产生： C0= G0+P0 C-1 C1= G1+P1 C0 C1 = G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2 = G3+P3 （G2+ P2 C1 )=G3+P3 G2+P3P2 C1 =G3+P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1) [Gi= AiBi Ci= Gi＋Pi Ci-1 C-1=0 * 超前进位集成4位加法器 74HC283 74HC283逻辑框图 * 超前进位加法器74LS283的应用 例1. 用两片74LS283构成一个8位二进制数加法器。 在片内是超前进位，而片与片之间是串行进位。 * 8421码输入 余3码输出 1 1 0 0 例. 用74283构成将8421BCD码转换为余3码的 码制转换电路 。 8421码 余3码 0000 0001 0010 0011 0100 0101 ?? ?? +0011 +0011 +0011 CO * 4.5 组合可编程逻辑器件 4.5.1 PLD的结构、表示方法及分类 4.5.2 组合逻辑电路的PLD实现 可编程逻辑器件是一种可以由用户定义和设置 逻辑功能的器件。该类器件具有逻辑功能实现 灵活、集成度高、处理速度快和可靠性高等特点。 4.5.1 PLD的结构、表示方法及分类 与门 阵列 或门 阵列 乘积项 和项 PLD主体 输入 电路 输入信号 互补 输入 输出 电路 输出函数 反馈输入信号 可由或阵列直接输出，构成组合输出； 通过寄存器输出，构成时序方式输出。 1、