实验一 基于QUARTUSII图形输入电路的设计.doc

实验一 基于QUARTUSII图形输入电路的设计 实验目的 通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。 初步了解QUARTUSII原理图输入设计的全过程。 掌握组合逻辑电路的静态测试方法。 实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入 输出 A B C D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 三-八译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 实验内容 在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与FPGA的管脚连接如表1-2所示 图1-1 拨动开关与FPGA接口电路 信号名称 对应FPGA管脚名 信号说明 K1 AG12 从K1输出到FPGA的AG12 K2 AA8 从K2输出到FPGA的AA8 K3 AA10 从K3输出到FPGA的AA10 K4 AB8 从K4输出到FPGA的AB8 K5 AC5 从K5输出到FPGA的AC5 K6 AE3 从K6输出到FPGA的AE3 K7 AE4 从K7输出到FPGA的AE4 K8 U8 从K8输出到FPGA的U5 表1-2 拨动开关与FPGA管脚连接表 LED灯与FPGA的接口电路如图1-2所示，当FPGA与其对应的端口为高电平时LED就会发光，反之LED灯灭。其与FPGA对应的管脚连接如表1-3所示。 图1-2 LED灯与FPGA接口电路 信号名称 对应FPGA管脚名 说明 LED1 L5 从FPGA的L5至LED1 LED2 M5 从FPGA的M5至LED2 LED3 T7 从FPGA的T7至LED3 LED4 U7 从FPGA的U7至LED4 LED5 Y4 从FPGA的Y4至LED5 LED6 AB5 从FPGA的AB5至LED6 LED7 AB3 从FPGA的AB3至LED7 LED8 AD4 从FPGA的AD42至LED8 表1-3 LED灯与FPGA管脚连接表 实验步骤 下面将通过这个实验，向读者介绍QUARTUSII的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。 1、建立工程文件 1)选择开始程序AlteraQuartusII8.1 QuartusII8.1(32BIT)，运行QUARTUSII软件。或者双击桌面上的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示，如果是第一次打开QUARTUSII软件可能会有其它的提示信息，使用者可以根据自己的实际情况进行设定后进入图1-3所示界面。 图1-3 QUARTUSII软件运行界面 2)选择软件中的菜单FileNew Project Wizard，新建一个工程。如图1-4所示。 3）点击图1-4中的NEXT进入工作目录，工程名的设定对话框如图1-5所示。第一个输入框为工程目录输入框，用户可以输入如e:/eda等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如EXP1，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。 图1-4 新建工程对话框