第二部分状态机的VHDL设计讲解.ppt

有限状态机的VHDL设计 状态机（STATE MACHINE）可以说是一个广义时序电路，触发器,计数器,移位寄存器都算是它的特殊功能的一种.在电子设计自动化应用当中,状态机经常是担任CPU的功能,从某种意义上讲状态机的应用让系统具有了智能化的功能,业界为状态机和CPU的功能一直争论不休,不过事实是更多人倾向于状态机,认为状态机的功能比CPU强大. 状态机的基本结构和功能 状态机是一类很重要的时序电路，是许多数字电路的核心部件。除了输入信号、输出信号外，状态机还包括一组寄存器记忆状态机的内部状态。状态机寄存器的下一个状态及输出，不仅同输入信号有关，而且还与寄存器的当前状态有关，状态机可认为是组合逻辑和寄存器逻辑的特殊组合。它包括两个主要部分：组合逻辑部分和寄存器部分。寄存器部分用于存储状态机的内部状态；组合逻辑部分又分为状态译码器和输出译码器，状态译码器确定状态机的下一个状态，即确定状态机的激励方程，输出译码器确定状态机的输出，即确定状态机的输出方程。 程序实现功能如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CH6_5_2 IS PORT(CP :IN STD_LOGIC; --CLOCK DIN:IN STD_LOGIC; OP :OUT STD_LOGIC ); END CH6_5_2; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY traffic is GENERIC( green1:integer:=50;--定义主道绿灯亮50S yellow1 :integer:=5 ;--定义主道黄灯亮5S green2:integer:=50;--定义支道绿灯亮50S yellow2 :integer:=5);--定义支道黄灯亮5S PORT( CLK,RST: IN STD_LOGIC; lgt1_r,lgt1_y,lgt1_g,lgt2_r,lgt2_y,lgt2_g: out STD_LOGIC); End traffic; ARCHITECTURE rtl of traffic is Type states is (st0,st1,st2,st3);--定义控制器各种状态 Signal state:states:=st0; --初始化状态 Signal cnt:integer range 0 to 30:=1;--定义计数器 Signal cnt_enb:std_logic:=‘0’; ---初始化计数器使能信号 begin AA:Process(clk,rst) Begin if (rst=1) then state=st0; cnt=1; Elsif (clkevent and clk=1) then if (cnt_enb=‘1’) then cnt=cnt+1;--计数器计数 else cnt=1; end if; Case state is when st0=if (cnt=green1 ) then state=st1; --主道绿灯时间到 Else state=st0; End if; when st1=if (cnt=yellow1 ) then state=st2; --主道黄灯时间到 Else state=st1; End if; when st2=if (cnt=green2 ) then state=st3; --支道绿灯时间到 Else state=st2; End if; when st3=if (cnt=yello