第五章 锁存器和触发器讲解.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * G1，G2输入端存在的分布电容对逻辑电平有短暂的保持作用，在两个传输门状态转换瞬间并不影响电路的输出状态。 * * * * 前面的波形图仅考虑电路的逻辑关系，没有涉及门电路输出信号对输入信号的时间延迟，即电路的动态特性。 1tpd是输出信号对输入信号的响应延迟时间，对于D锁存器是指D信号与E信号共同作用后，Q端响应的延迟时间。tPLH(D-Q)是输出Q从低电平到高电平对D信号的延迟时间， tPHL (E-Q)是输出Q从低电平到高电平对E信号的延迟时间。对于CMOS集成电路，因为输出信号对各输入信号的延迟差不多，有时同一以tPHL和tpLH表达，更经常的是取传输平均延迟时间 2建立时间tSU 信号D的逻辑电平必须在使能信号E下降沿到来之间建立起来，才能保证正确的锁存。tSU表示D信号对E下降沿的最少时间提前量 3 保持时间tH 在E电平下降后，D信号不允许立即撤除，否则不能确保数据的锁存。tH表示D信号电平在E电平下降后需要继续保持的最少时间 4 脉冲宽度tW 为保证D信号正确传送到Q和Q非，要求E信号的脉冲宽度不小于tw * 三态输出电路，一方面提高了对负载的驱动能力，在锁存器与输出负载之间起到了隔离作用，避免因负载变化而影响锁存器的动态特性，更重要的是使芯片可以方便地应用于微处理器或计算机的总线传输电路 * * * 74HC/HCT373的功能表 工作模式 输 入 内部锁存器 状 态 输 出 OE LE Dn Qn 使能和读锁存器（传送模式） L H L L L L H H H H 锁存和读锁存器 L L L* L L L L H* H H 禁止输出 H × × × 高阻 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 5.4 触发器的电路结构和工作原理 触发：对时钟脉冲边沿敏感的状态更新 触发器：具有触发工作特性的存储单元 主锁存器与从锁存器结构相同 1. 电路结构 5.4.1 主从D触发器的电路结构和工作原理 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 反相输出施密特触发器 2. 由传输门组成的CMOS边沿D触发器的工作原理 TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 。 3. 典型集成电路 74HC/HCT74 中D触发器的逻辑图 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1、直接置0，正边沿触发的D功能触发器 电路对CP信号的脉冲沿敏感 4. 主从D触发器的动态特性 动态特性反映其触发器对输入信号和时钟信号的定时要求， 以及输出状态对时钟信号响应的延迟时间。 建立时间 保持时间 脉冲宽度 传输延时时间 传输延时时间 保持时间tH ：保证D状态可靠地传送到Q 建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tpd：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间。应用中一般取 tpd =1/2(tpLH+tpHL ) 5.4.2 其他电路结构的触发器 1.维持阻塞触发器的电路结构与工作原理 C 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 4 CP = 0 工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D D信号存于Q4 0 1 1 D D G1 C P Q 1 G2 G3 3 G5 Q 2 Q 3 S R Q 4 D G6 Q Q G4 当CP 由0 跳