第五章_VHDL语言的主要描述语句讲解.ppt

如果数组中的元素递增排列，存在如下关系： ’LEFT(n) =’LOW(n) ’RIGHT(n) = ’HIGH(n) 如果数组中的元素递减排列，存在如下关系： ’LEFT(n) = ’HIGH(n) ’RIGHT(n) = ’LOW(n) 3）信号属性函数 信号属性函数用来得到信号的行为信息。信号属性函数共有5种： ’EVENT --如果在当前一个相当小的时间间隔内，事件发生了，那么，函数将返回个“真”的布尔量，否则就返回“假”。 ’ACTIVE --如果在当前一个相当小的时间间隔内，信号发生了改变，那么，函数将返回个“真”的布尔量，否则就返回“假”。 ’LAST_EVENT --该属性函数将返回一个时间值，即从信号前一个事件发生到现在所经过的时间。 ’LAST_VALUE --该属性函数将返回一个值，即从信号最后一次改变以前的值。 ’LAST_ACTIVE --该属性函数将返回一个时间值，即从信号前一次改变到现在的时间。 （1）属性’EVENT和’LAST_VALUE 属性’EVENT通常用于确定时钟信号的边沿，用它可以检查信号是否处于某一个特殊的值，以及信号是否刚好已发生变化。 发生事件：信号电平发生变化。 clk=‘1’ clk’EVENT clk=‘0’ clk’EVENT 时钟信号的上升沿 时钟信号的下降沿 时钟信号的上升沿描述： clk’event and clk = ‘1’ 时钟信号的下降沿描述： clk’event and clk = ‘0’ 上升沿触发器描述举例： process(clk) begin if clk’event and clk = ‘1’ then q = d ; end if ; end process; 这个进程描述了D触发器的工作原理，当D触发器上升沿到来时，将d值传送给q。 在此例中，如果原来的电平为“0”,那么逻辑是正确，但如果原来的电平是不定状态，这种描述被认为是上升沿就是错误。 为了避免clk=‘X’(不定状态）而得不到上升沿，通常用’LAST_VALUE属性，以确保时钟在上升沿还是在下降沿，如： IF (clk’EVENT ） AND (clk=‘1’） AND（ clk’LAST_VALUE=‘0’ ）THEN q=d; END IF; 该句保证时钟脉冲在变成“1”电平之前一定是出于“0”状态。 (2) 属性’LAST_EVENT 用属性’LAST_EVENT可得到信号上各种事件发生以来所经过的时间。该属性常用于检查定时时间，如检查建立时间、保持时间和脉冲宽度等。用于检查建立时间和保持时间的示例如下图所示。 clk上升沿是时间检查的参考沿。建立时间检查数据输入信号从输入到clk上升沿来到时不发生变化的时间。 保持时间检查时钟参考沿后面的一段数据输入信号不发生变化的时间。 LAST_EVENT属性对建立时间进行检查的实例 ENTITY dff IS GENERIC (setup_time , hold_time : TIME ); PORT ( d, clk : IN STD_LOGIC; q : OUT STD_LOGIC); BEGIN setup_check: PROCESS( clk ) BEGIN IF ( clk=‘1’ ) AND ( clk’EVENT ) THEN ASSERT ( d’LAST_EVENT =setup_time ) REPORT “ SETUP VIOLATION ” SEVERITY ERROR; END IF; END PROCESS setup_check; END dff; ARCHITECTURE dff_behav OF dff IS BEGIN