第六章S12定时器模块1讲解.ppt

(3)定时器中断标志寄存器TFLG1/2 ① TFLG1: CnF CnF =1:通道n有中断事件发生，标志中断； ② TFLG2: TOF:定时器溢出标志位 清CnF、 TOF标志位的方法：向对应标志位置1 ，实现清位。 BSET TFLG2 , $80; BSET TFLG1 , #$81 重庆大学通信工程学院 王毅 王永东 Pin Logic Delay Counter 输出比较寄存器 输入捕捉寄存器 脉冲累加器 PA1 16-Bit Free-running Main Timer 保持寄存器PA1H 保持寄存器TC1H 预分频1 Bus Clock CH1 预分频2 0 控制逻辑 Control Bits Reset 16-Bit Modulo Down-Counter 装载寄存器 定时器结构 两个计时基础 ：MAIN TIMER , 16 BIT MODULO DOWN_COUNTE； 具有预分频器： 分别是 1---128 ， 1---16； 引脚逻辑控制器：PIN LOGIC 延时计数： DELAY COUNTER 输入捕捉、输出比较寄存器：TCn、脉冲累加器PAn 输入捕捉、输出比较保持寄存器 ：TCnH PAnH 控制位：控制计时数据打入保持寄存器。与锁存模式相关； 装载寄存器 : LOAD REGISTE ； 8.3.1脉冲累加控制寄存器 1. 16位脉冲累加器A控制寄存器PACTL PAEN: 脉冲累加器使能位：1：使能 ；0：禁止 PAMOD:脉冲累加器模式控制位：1：门控方式；0：事件计数 PEDGE:有效边沿设定： PEMOD=0，事件计数模式： PEDGE =0: PT7的下降沿引发计数器加一； =1： PT7的上升沿引发计数器加一。 PEMOD=1, 门控模式： PEDGE = 0:当PT7引脚高电平时，PACA累加开始，累加频率=总线频率/64。在PT7的下降沿，置中断标志位PAIF。 PEDGE = 1:当PT7引脚低电平时，PACA累加开始，累加频率=总线频率/64。在PT7的上升沿，置中断标志位PAIF。 2. 16位脉冲累加器A 标志寄存器PAFLAG PAOVF : 脉冲累加器溢出中断标志位 PAIF ：脉冲累加器输入跳变标志 计数方式：有效边沿产生计数同时产生中断标志； 事件方式：输入信号结束边沿产生中断标志。 PAOVI : 脉冲累加器溢出中断使能： 0：禁止 ；1：使能。 PAI ：脉冲累加器输入中断使能： 0：禁止 ；1：使能。 CLK0,CLK1:TCNT计时输入频率选择[4种]。 注意： PACLK = 总线频率/64. MCZI:模数计数器向下溢出中断使能： 0：禁止 ：1：使能 MODCM: 0：单次计数方式 ； 1：循环计数方式 RDMCL:模数读取位选择： 0：读回模数计数器当前值； 1：返回加载寄存器的值 ICLAT:捕捉寄存器强制转移控制位 0：无效： 1： TCn ?TCnH ； PAn ?PAnH；0 ? PAn MCEN:模数递减计数器使能位。 0：禁止 1：使能 FLMC:仅写1的时候，产生装载寄存器的内容强制装入MCCNT,复位分频因子； MCPR1,MCPR0: 8.3.2模数计数器 （1）16位模数计数器控制寄存器MCCTCL 16-Bit Free-running Main Timer 预分频1 Bus Clock 预分频2 控制逻辑 Control Bits 16-Bit Modulo Down-Counter 装载寄存器 (2)16位模数计数器标志寄存器MCFLG MCZF : 模数计数溢出中断标志位 POLF0 : 首次捕捉的极性；0：上升；1：下降 （3）16位模数递减计数寄存器MCCNT 读MCCNT ，返回： RDMCL=0 计数器当前值 ；RDMCL=1 加载寄存器值; 对输入捕捉或脉冲累加，如果设置为锁存模式且输入缓冲使能（LATQ=1,BUFFEN=1),写$0000到MCCNT锁存TC 、PA到保持寄 存器 ；并且MCCNT保持位0 ，不会产生中断标志置1； 当MCCNT 计数到零时， 自动产生锁存信号并产生中断。 对应循环使用方式（MODMC=1),写MCCNT的数据， 在 MCCNT回零后卡