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RISC的特点及设计思想 RISC机的设计应当遵循以下五个原则： 指令条数少，格式简单，易于译码； 提供足够的寄存器，只允许load和store指令访问内存； 指令由硬件直接执行， 在单个周期内完成； 充分利用流水线； 依赖优化编译器的作用； 寻址方式简单 分层的存储子系统 流水线结构冲突 例如，访存冲突——只有一个存储器，若不同指令的访存操作在流水线的不同部件里同时发生，则产生结构冲突。 * * / 50 现代高速总线 高速并行总线 高速总线串行化 多级总线结构 北桥 南桥 前端总线Front Side Bus 输入/输出管理方式 * * / 50 计算机体系结构的演进：并行处理技术 指令级并行技术ISP 流水线、超标量、超长指令字 系统级并行技术SLP 多处理器（多机/多核）、多磁盘 线程级并行技术TLP 同时多线程SMT 电路级并行技术CLP 组相联cache、先行进位加法器 并行处理技术实现多个处理器或处理器模块的并行性，其基本思想包括时间重叠（time interleaving）、资源重复（resource replicaiton）和资源共享（resource sharing）。 流水线技术 可通过分割逻辑，插入缓冲寄存器（流水线Reg）来构建 * * / 50 非流水逻辑 流水逻辑 功能分割 保存流水段数据 指令的硬件实现 指令时空图 顺序执行 4级流水线执行 流水线满载 * * / 50 时间重叠，性能提高！ 更细的流水线 取指（FI） 指令译码（DI） 计算操作数地址（CO） 取操作数（FO） 执行指令（EI） 写操作数（WO） */86 * * / 50 流水线CPU的特点 优点： 通过指令级并行来提高性能。 缺点： 增加了硬件成本。 流水寄存器会引入延迟和时钟偏移，这些额外开销会使每条指令的执行时间有所增加，同时限制了流水线的深度。 流水线中各段的操作存在关联（dependence）时可能会引起流水线中断，从而影响流水线的性能和效率。 * */86 * * / 50 加快指令的执行 插入了流水寄存器及相关控制逻辑 流水线冲突 理想流水线的性能：每个时钟周期完成一条指令 实际流水机器中可能存在冒险(hazard)导致停顿： ① 数据冲突（如后面的计算要用到前面的结果） 定向技术可将结果数据从其产生的地方直接传送到所有需要它的功能部件 编译器可利用流水线调度（scheduling）技术来重新组织指令顺序 ②结构冲突（硬件资源不够） 增加额外的同类型资源 改变资源的设计使其能被同时使用 ③控制冲突（分支等跳转指令引起 ） 可采用分支预测及预测执行技术最大限度地使处理器各部分保持运行状态。 多端口的寄存器堆 哈佛结构存储器、超标量 * * / 50 流水线数据冲突及解决方案 * * / 50 乱序执行 定向技术 流水Reg 超标量CPU的体系结构 超标量技术：可在一个时钟周期内对多条指令进行并行处理，使CPI小于1； 特点：处理器中有两个或两个以上的相同的功能部件； 要求操作数之间必须没有相关性； 整数指令 浮点指令 * * / 50 超标量流水线 有5个执行单元的超标量流水线 有2套硬件的超标量流水线CPU 共用一个取指单元的5段双流水线 * * / 50 ? 超标量处理机一般概念性结构 instruction fetching 多个流水线读取及转移预测逻辑 instruction decoding 并行译码器，预译码技术 instruction dispatching 动态规划 instruction execution 多个流水线功能单元 instruction completion 暂存结果数据 instruction retiring 真正更新Reg和Mem中的结果数据 超标量结构机器的例子 两条输入流水线 三条执行流水线 每个时钟周期可从存储器中获取两条指令 用于执行不需要访问存储器的指令 可处理所有需要或不需要访问存储器的指令 可用于进行乘、除类较复杂的算术运算 决定应使用哪一条执行流水线 * * / 50 * * / 50 超长指令字VLIW（Very Long Instruction Word）依靠编译器在编译时找出指令之间潜在的并行性，并通过指令调度把可能出现的数据冲突减少到最小，最后把能并行执行的多条指令组装成一条很长的指令，然后由处理机中多个相互独立的执行部件分别执行长指令中的一个操作，即相当于同时执行多条指令。 VLIW处理机能否成功，很大程度上取决于代码压缩的效率，其编译程序和体系结构的 关系非常密切，缺乏对传 统软件和硬件的兼容，因 而不大适用一般应用领域。 VLIW处理机 * * / 50 多机