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I/O接口的功能与硬件结构 接口结构 I/O 接口中的信息流 简单I/O接口图 接口地址译码 原理与存储器系统设计中的译码原理相同 固定译码 全译码 部分译码 线译码 可变译码 条件程序控制(程序查询)方式 工作过程 CPU 向 I/O 控制端口写控制信息 CPU 从 I/O 状态端口读状态信息 根据状态 错误：CPU 反复查询状态信息 正确：CPU 经 I/O 数据端口与外设交换数据 程序查询输入接口原理图 程序查询输出接口原理图 程序查询输入、输出接口特点 中断式I/O传输方式 中断控制方式I/O接口原理图 8255的工作方式 8255有3种工作方式：方式0、方式1、方式2 方式0 —— 基本输入/输出方式 PA、PB、PC口（高4位、低4位），任意一个口可作输入口或输出口 两种数据传送方式： 无条件传送方式：不需任何应答联络信号。认为外设随时是准备好的，如键盘，显示器 查询传送方式：需要联络信号，这时，PA、PB作数据口，人为定义PC口作控制信号提供外设状态、外设选通信号，可设置为4位作输入、4位作输出 8255的工作方式 方式1 —— 选通输入/输出方式 PA口、PB口作输入或输出口，PC口自动提供固定关系的选通信号和应答信号 A组： PA口为数据口，PC口高五位作联络信号 B组： PB口为数据口，PC口低三位作联络信号 在方式1下，A口和B口的输入带缓冲，输出带有锁存。 适用于查询和中断数据传送方式 8255的工作方式 方式2——双向输入/输出方式 只有PA口能够设定为方式2，8位双向数据口，能读能写 PC口的PC3～PC7共5位作PA口数据输入/输出的联络信号 PB口不能工作在方式2，仍可工作在方式0或方式1 例：8255与CPU（89S51）的连接 波特率发生器 波特率与系统时钟频率有关，通常可以通过设置分频器的分频值达到波特率一致的目的； * 本地时钟 SCLK 波特率寄存器 分频器 BD 预分频器 PD 波特率 （发送时钟） 串口接收采样时钟 SCLK：本地串口的时钟源频率 PD： 预分频因子 BD： 波特率因子 中断的软件判优法 … … … 至CPU的 中断输入引脚 + 由外设设置的 中断请求寄存器可由程序设置的中断允许寄存器 设备优先级由软件查询流程确定。 试画出工作流程； 考虑如何得到中断类型号； 中断优先权编码电路（硬件判优1） 8-3编 码 器 A2 A1 A0 B2 B1 B0 比较器 AB … 1 2 中断请求信号 + 至CPU的中断输入引脚 优先权失效信号 （当前无正处理的中断） + 优先权寄存器 CPU 1 2 3 4 5 6 7 8 可由程序设置的 中断允许寄存器 由外设设置的 中断请求寄存器 … … 1 2 3 4 5 6 7 8 设备优先级由编码器连接方式确定。 （当前正处理的中断优先级编码） 设备优先级由链式电路连接顺序确定。 菊花链式排队电路（硬件判优2） B1 B2 … H1 H2 G1 G2 … CPU的中断响应信号 到设备1的中断响应信号输出 到设备2的中断响应信号输出 到设备7的中断响应信号输出 到设备8的中断响应信号输出 1 2 3 4 5 6 7 8 可由程序设置的 中断允许寄存器 由外设设置的 中断请求寄存器 … … 至CPU的 中断输入引脚 + 1 2 3 4 5 6 7 8 A1 A2 中断处理过程 中断检测 是否有中断请求 一般在每个指令周期结束时由CPU硬件自动检测） 中断判优 确认已有中断请求中优先级最高的中断源； 一般CPU内部和接口电路中都会进行判优； 中断响应 保护断点、现场，并获取中断向量； 一般由CPU内部硬件自动完成 ； 中断服务 运行用户自行编制的服务子程序； 中断返回 恢复现场、断点； 一般由CPU内部硬件自动完成 ； 中断向量表 直接存储器访问（DMA）方式 程序查询传送方式的特点 不能实时响应，电路简单； 适用于简单的无实时性要求的场合； 需要CPU参与； 程序中断传送方式的特点 实时响应，需要中断控制电路； 适用于传输数据量较少，而要求实时性较高的场合； 需要CPU参与； DMA方式 实时响应，需要DMA控制电路； 适用于M、I/O之间大量数据的高速传输； CPU不参与； * DMA控制器结构 数据缓冲器 地址缓冲器 数据总线 地址总线 时序控制逻辑 IOR MEMR MEMW 片选 IOW CLK 计数指示 复位 总线仲裁逻辑 DMA控制逻辑 地址寄存器 计数寄存器 状态寄存器 总线请求 DMA响应 DMA请求 总线响应 外设申请DMA操作 总线响应