第9章 Verilog 语言规则解析.ppt

第9章 Verilog语言规则 9.1 文字规则——整数和实常数 Verilog 语言中常数可以是整数、实数和字符串： 整数可以标明位数也可以不标明位数，表示方法： 《位宽》’《进制》《数字》 其中《位宽》表明该数用二进制的几位来表示 《进制》可以是二（b）、八（O）、十（d） 或十六（h）进制 《数字》可以是所选基数的任何合法的值包括 不定值 x 位和高阻值 z（？）。 如:64’hff01 8’b1101_0001 ’h83a -8’d5 实常数可以用十进制表示也可以用科学浮点数表示， 如：32e-4 （表示0.0032） 4.1E3( 表示 4100） 文字规则——字符串 Verilog 语言中，字符串常常用于表示命令内需要显示的信息。 用“ ”括起来的一行字符串，换新一行用 “\n” 字符,与 C 语言一致。 在字符串中可以用 C 语言中的各种格式控制符，如\t, \”, \\… 在字符串中可以用 C 语言中的各种数值型式控制符(有些不同)，如： %b(二进制), %o(八进制)， %d(十进制), %h(十六进制), %t(时间类型)，%s (字符串类型)… 文字规则——标识符 五、标识符 任何用Verilog HDL语言描述的“东西”都通过其名字来识别，这个名字被称为标识符。 如源文件名、模块名、端口名、变量名、常量名、实例名等。 标识符可由字母、数字、下划线和$符号构成；但第一个字符必须是字母或下划线，不能是数字或$符号！ 在Verilog HDL中变量名是区分大小写的！ 合法的名字： A_99_Z Reset _54MHz_Clock$ Module 9.2 数据类型 一、数据类型 数据类型是用来表示数字电路中的数据存储和传送单元。 Verilog HDL中共有19种数据类型； 其中4个最基本的数据类型为： integer型 parameter型 reg型 wire型 9.2 数据类型 三、变量 在程序运行过程中，其值可以改变的量，称为变量。 其数据类型有19种，常用的有3种： 网络型（nets type） 寄存器型（register type ） 数组（memory type） 9.2 数据类型 wire型变量 最常用的nets型变量，常用来表示以assign语句赋值的组合逻辑信号。 模块中的输入/输出信号类型缺省为wire型。 可用做任何方程式的输入，或“assign”语句和实例元件的输出。 9.2 数据类型 定义——对应具有状态保持作用的电路元件（如触发器、寄存器等）,常用来表示过程块语句（如initial，always，task，function）内的指定信号 。 常用register型变量： reg：常代表触发器 integer：32位带符号整数型变量 real：64位带符号实数型变量 time：无符号时间变量 9.2 数据类型 9.2 数据类型 reg型变量 定义——在过程块中被赋值的信号，往往代表触发器，但不一定就是触发器（也可以是组合逻辑信号）！ 9.2 数据类型 用reg型变量生成组合逻辑举例： module rw1( a, b, out1, out2 ) ； input a, b； output out1, out2； reg out1； wire out2； assign out2 = a ； always @(b) out1 = ~b； endmodule 9.2 数据类型 用reg型变量生成触发器举例： module rw2( clk, d, out1, out2 )； input clk, d； output out1, out2； reg out1； wire out2； assign out2 = d ~out1 ; always @(posedge clk) begin out1 = d ; end endmodule 9.2 数据类型 定义——由若干个相同宽度的reg型向量构成的数组。 Verilog HDL通过reg型变量建立数组来对存储器建模。 memory型变量可描述RAM、ROM和reg文件。 memory型变量通过扩展reg型变量的地址范围来生成： 9.2 数据类型 含义不同