数字电路设计 (数字钟).doc

2009级电气工程及其自动化 2011——2012学年度第一学期 电子课程设计 　 　　　　　 总 体 设 计 步 骤 2011-12-18 数字钟的设计 设计要求： 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟。而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时序电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法. 要求功能：能进行正常的分、秒计时功能，分别由4个数码管显示60分钟，60秒钟的计数器显示。 题目分析： 1.计数器 有了时间标准“秒”信号以后，就可以根据60秒为一分钟、60分为一小时的计数周期，分别组成两个60进制计数器，将这些计数器适当连接，就可以构成秒、分的计数，实现计时功能。 2.译码和数码显示电路 译码和数码显示电路是将数字钟的计时状态直观清晰地显示出来，被人们的视觉器官所接受。显示器件选用七段数码管。 总体方案： 所需元件器材等清单： 1.555定时器1片 2.74HC47集成块6片 3.74HC393集成块6片 4.74HC20集成块6片 5.CD40192集成块6片 6.共阳极7段数码管6个 7.电路焊接板1块 8.0.01电解电容3个 9.10kΩ、100kΩ、150kΩ、200kΩ若干及其他电阻 10.单股线 11.镊子 12.剪刀 13.斜口钳 设计方案图形如下： （注：小时计数功能暂时不需） 原理图设计： 1. 555定时器 555定时器是一种集模拟、数字于一体的中规模集成电路，其应用极为广泛。 555定时器内部结构如图1所示。它由分压器、两个电压比较器、基本SR触发器、晶体管及缓冲器?组成。 1脚是接地端GND，2脚是低电平触发端（也称触发端），3脚是输出端OUT，4脚是复位端ft，，5脚是电 压控制端，6脚是高电平触发端（也称阈值端），7脚是放电端，8脚是电源端VCC。 555定时器功能表见图2，其中4脚RD，为复位端，当RD为低电平时，不管其他输人端的状态如何，输出 Uo为低电平。只有当RD为高电平时，输出的状态将由2脚低电平触发端和6脚高电平触发端电压的大小来决 定，因此，在正常工作时，应将4脚接高电平。 当uil＜(2/3)Vcc,u2＜(1/3)Vcc时，放电晶体管VT截止，输出端仍为高电平。 当uil＞(2/3)Vcc,ui2＞(1/3)Vcc时，放电晶体管VT导通，输出端uo为低电平。 当uil＜(2/3)Vcc,ui2＞(1/3)Vcc时，电路亦保持原状态不变。 如果在电压控制端（5脚）施加一个外加电压（其值在0～Vcc之间），比较器的参考电压将发生变化，电路相应的阈值、触发电平也将随之变化， 进而影响电路的工作状态。 图1 555定时器内部结构 图2 555定时器功能表 2.74HC47芯片 集成电路译码器之引脚图如下图。在正常操作时，当输入DCBA=0010 则输出abcdefg=0010010。故使显示器显示2。 当输入DCBA=0110 时，输出abcdeg=1100000，显示器显示6＂。在7447 中尚有LT、RBI 与BI/RBO 之控制脚，其功能分述如下:该电路是由与非门、输入缓冲器和7 个与或非门组成的BCD-7 段译码器/驱动器。通常是低电平有效，高的灌入电流的输出可直接驱动显示器。7 个与非门和一个驱动器成对连接，以产生可用的BCD 数据及其补码至7 个与或非译码门。剩下的与非门和3 个输入缓冲器作为试灯输入（LT）端、灭灯输入/动态灭灯输出(BI/RBO)端及动态灭灯输入(RBI )端。该电路接受4 位二进制编码—十进制数（BCD）输入并借助于辅助输入端状态将输入数据译码后去驱动一个七段显示器。输出结构设计成能承受7 段显示所需要的相当高的电压。驱动显示器各段所需的高达24mA 的电流可以由其高性能的输出晶体管来直接提供。BCD 输入计数9 以上的显示图案是鉴定输入条件的唯一信号。该电路有自动前、后沿灭零控制（RBI和RBO）。试灯（LT）可在端处在高电平的