胡全连版数逻第3章组合逻辑电路.ppt

　　由于信号经过任何逻辑门和导线都会产生时间延迟，所以电路所有输入达到稳定状态时，输出并不是立即达到稳定状态。　　 　　逻辑电路中各路径上延迟时间的长短与信号经过的门的级数有关，与具体逻辑门的时延大小有关，还与导线的长短有关，因此，输入信号经过不同路径到达输出端的时间有先有后，这种现象称为竞争现象 。 一、竞争现象与险象的产生 3.6 组合逻辑电路的险象 竞争：由于延迟时间的影响，使得输入信号经过不同路径到达输出端的时间有先有后，这一现象称为竞争。 竟争的类型： 非临界竞争-------不产生错误输出的竞争称为非临界竞争。 临界竞争------ 导致错误输出的竞争称为临界竞争。 险象：由竞争导至的错误输出信号。 注意！组合电路中的险象是一种瞬态现象，它表现为在输出端产生不应有的尖脉冲，暂时地破坏正常逻辑关系。一旦瞬态过程结束，即可恢复正常逻辑关系。. 　　例如，如下图所示是由与非门构成的组合电路，该电路有3个输入变量，1个输出函数。 　　根据逻辑电路图可写出输出函数表达式为 　　假设输入变量B=C=1，将B、C的值代入上述函数表达 式，可得 　　由互补律可知，函数　　　　 的值应恒为1，即B=C=1 时，无论A怎样变化，输出F的值都应保持1不变。 　　当考虑电路中存在的时间延迟时，该电路的实际输入、输出关系又将怎样呢？ 　　假定每个门的延迟时间为tpd，则实际输入、输出关系可用如下所示的时间图来说明。 二、险象的分类 　　组合电路中的险象可分为静态险象和动态险象。 　　静态险象：如果在输入变化而输出不应发生变化的情况下，输出端产生了短暂的错误输出，则称为静态险象。 　　动态险象：如果在输入变化而输出应该发生变化的情况下，输出在变化过程中产生了短暂的错误输出，则称为动态险象。 按错误输出脉冲信号的极性可分为“0”型险象与“1”型险象。 　　 “0”型险象：错误输出信号为负脉冲。 　　 “1”型险象：错误输出信号为正脉冲。 三、险象的判断 　　判断电路是否可能产生险象的方法有代数法和卡诺图法。 　　代数法： 　　● 检查函数表达式中是否存在具备竞争条件的变量，即 是否有某个变量X同时以原变量和反变量的形式出现在函数 表达式中。 　　● 若存在具备竞争条件的变量X，则消去函数式中的其 他变量,看函数表达式是否会变为 或者 的形式。 若会，则说明对应的逻辑电路可能产生险象。 　　例 已知描述某组合电路的逻辑函数表达式为  　　试判断该逻辑电路是否可能产生险象。 　　解 由表达式可知，变量A和C均具备竞争条件，所以，应对这两个变量分别进行分析。先考察变量A，为此将B和C的各种取值组合分别代入函数表达式中，可得到如下结果： BC=00 BC=01 BC=10 BC=11 　　可见，当B=C=1时，A的变化可能使电路产生险象。类似地，将A和B的各种取值组合分别代入函数表达式中，可由代入结果判断出变量C发生变化时不会产生险象。 　　当描述电路的逻辑函数为“与-或”表达式时，采用卡诺图判断险象比代数法更为直观、方便。 　　卡诺图法：作出函数卡诺图，并画出和函数表达式中各“与”项对应的卡诺圈。若卡诺圈之间存在“相切”关系，即两卡诺圈之间存在不被同一卡诺圈包含的相邻最小项，则该电路可能产生险象。 　　解 作出给定函数的卡诺图，如下图所示。 　　所得结论可用代数法进行验证，假定 B=D=1，C=0，代入 函数表达式F之后可得　　　　，可见相应电路可能由于A的 变化而产生险象。 　　由卡诺图可知，卡诺圈 1 和卡诺圈 2 之间存在相邻最小项m5和m13，且m5和m13不被同一卡诺圈所包含，所以这两个卡诺圈“相切”。这说明相应电路可能产生险象。 　　例 已知某逻辑电路对应的函数表达式为 试判断该电路是否可能产生险象。 2 1 四、险象的消除 　　如何消除或避开电路中可能出现的险象？ 　　有如下几种常用的方法。 1、 用增加冗余项的方法消除险象 　　增加冗余项的方法是，通过在函数表达式中“或”上冗余的“与”项或者“与”上冗余的“或”项，消除可能产生的险象。 　　冗余项的选择可以采用代数法或者卡诺图法确定。 　　例 用增加冗余项的方法消除右图所示电路中可能产生的险象。 　该电路当B=C=1时，A的变化可能使输出产生“0”型险象。　　 加入冗余项BC后的函数表达式为: 　　解 如图所示电路的输出函数表达式为 如何保证当B=C=1时，输出保持为1呢？ 若在函数表达式中增加冗余项BC，则可达到这一目的。 　　增加冗余项后的逻辑电路如下图所示。 　　冗余项的选择