EDA串口通信.doc

EDA技术应用期末论文 题目： 学生姓名： 学号： 班级： 1引言 1 2系统模块设计 2 2.1层次划分 2 2.2波特率发生器 2 2.3发送模块 4 2.4接受模块..................................................................................................4 3程序设计 5 4总结.....................................................................................................................8 摘 要 设计基于VHDL的波特率可控RS232串口，通过串口调试工具实现向PC机的通信。波特率为每秒中发送的字节数，这次设计中以10位为一帧（无奇偶校验位）波特率(clk_div参数设定）设为4800进行仿真。设计的主要内容分为波特率发生器，发送模块和接收模块。采用了自顶向下的思路进行设计。 1引言 随着电子技术的发展，现场可编程门阵列 FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子CAD软件，在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性，而且器件具有用户可编程特性，大大缩短了设计周期，减少了设计费用，降低了设计风险。目前数字系统的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下地逐层完成相应的描述﹑综合﹑优化﹑仿真与验证，直到生成器件，实现电子设计自动化。其中电子设计自动化（EDA）的关键技术之一就是可以用硬件描述语言（HDL）来描述硬件电路。 VHDL是用来描述从抽象到具体级别硬件的工业标准语言，它是由美国国防部在80年代开发的HDL,现在已成为IEEE承认的标准硬件描述语言。VHDL 支持硬件的设计、验证、综合和测试，以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。利用VHDL这些优点和先进的EDA工具，根据具体的实际要求，我们可以自己来设计串口异步通信电路。下图1是整体设计框图，图2是外围电路图 图1整体框图 图2 外围电路 2系统模块设 2.1层次模块划分 模块划分为二层，自顶向下分别是顶层模块、控制器子模块。顶层描述了整个系统的功能和运行；控制器子模块实现系统中各个独立而完整的功能部分。每个层次可用一个或多个具体模块加以实现。 顶层模块： 集成子模块功能，控制子模块的连接和耦合信号。。 子模块： 实现顶层模块的描述，包括的功能主要是串行发送电路的波特率发生器，发送模块和接收模块地区、接受模块的分频部分和验收。 发送电路的波特率发生器，将16KHz的时钟分频为4800Hz的时钟。 输入：16KHz晶振信号。 输出：送往发送模块的4800Hz的信号。 发送模块。向PC机发送信号。 输入：4800Hz时钟信号、发送数据。 输出：输入数据的串行输出。 接收电路的波特率发生器和采样时钟的设计，提高接收的准确性,减少误码率。 输入：16KHz晶振信号。 出：送往接受模块的信号和检验模块。 接收模块，检测接收端，若检测到低电平则开始接收数据 输入：发送的数据。输出：接收的数据。顶层将个各部分连接起来 2.2波特率（分频）模块设计和仿真 图3为波特率程序的RTL，图4为其仿真图。要产生4800 波特率,要有一个不低于4800Hz的时钟才可以。为产生高精度的时钟, 选16KHz的晶振来提供外部时钟。对于16KHz 时钟,需要设计一个13 进制的分频器来产生4800 波特率的时钟信号。 图3 图4 2.3发送模块 根据采用的帧格式,需要发送的数据为10位(1位开始位、8位数据位、1位停止位)，在发送完这10位后，就应该停止发送，并使发送端电平处于逻辑1，然后等候下次的发送。图5为接受模块RTL图，图6为其仿真图。其中，Send_data(0 to 9)表示需要发送的数据帧在发送每一帧之前，首先给输入端en一个低电平脉冲，让电路复位(count置0)，然后开始发送。变量count 在进程中用来记录发送的数据数目，当数据帧发送完后，发送端就一直