中北大学VHDL利用计数器控制状态变更产生周期性写时序.ppt

实验2 利用计数器控制状态变更产生周期性写时序 实验要求 IDT7202芯片（FIFO）用于缓存数据 自己尝试生成IDT7202的写控制时序，实现数据缓存。 不考虑FIFO复位信号； 如果FIFO写满则停止写入。 要求采用50MHz晶振，每1ms产生1个写脉冲，脉冲宽度大于30ns。 设计思路 理解题意 封装（本例只考虑用到的引脚） 实体 框架 逻辑 实现 仿真 设计思路 50MHz的晶振频率，可以产生50MHz的计数器。每个计数周期代表20ns。 每毫秒产生一个写脉冲，意味着20000个时钟为一个大循环，换成二进制，需要15位的计数器，计到19999强制归零。 不可能产生30ns的准确写宽度，最小只能用两个周期产生40ns宽的写脉冲。 关键信号 代码 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity wr is port ( rst, CLK50M, FF : in std_logic; w : out std_logic; d :out std_logic_vector(7 downto 0) ); end wr; architecture wr_arch of wr is signal cnt: std_logic_vector(14 downto 0); signal data:std_logic_vector(7 downto 0); begin 代码 PROCESS (CLK50M) BEGIN IF(rst=0) THEN cnt=000000000000000; data = d = w = 1; ELSIF (CLK50MEVENT AND CLK50M =1) THEN IF (cnt =100111000011111) THEN cnt=000000000000000; else cnt = cnt + 1; IF (cnt=000000000000000 and ff=1) THEN d = data; w = 0; ELSIF (cnt =000000000000010) THEN w = ‘1; ELSIF (cnt =000000000000011 and ff=1) THEN data = data + 1; END IF; END IF; END IF; END PROCESS; end wr_arch; * * 指导教师：刘文怡 硬件描述语言及器件 FF：全满状态输出，低有效 W：写控制输入信号，低有效 D0～D8：数据输入总线 IDT7202 D0～D7 FF W FPGA CLK50M * * *