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计算机组成原理第四章 存储器 llxx@ustc.edu.cn wjluo@ustc.edu.cn 本章内容 4.1 概述 4.2 主存储器 4.3 高速缓冲存储器 4.4 辅助存储器 4.3 高速缓冲存储器（Cache） Cache-存储器映象 替换算法 问题的提出 CPU和I/O争抢访问主存 主存速度始终跟不上CPU的发展 100MHz的Pentium处理器平均10ns就执行一条指令，而DRAM的典型访问时间是60～120ns。 Cache的出现主要使CPU不直接访问主存，只与高速Cache交换信息。 程序访问的局部性原理 时间局部性：最近的访问项（指令/数据）很可能在不久的将来再次被访问（往往会引起对最近使用区域的集中访问） 空间局部性：一个进程访问的各项其地址彼此很近（往往会访问在存储器空间的同一区域） Cache/主存存储空间的基本结构 命中、不命中、命中率 Cache命中（hit） CPU欲访问的数据已在缓存中，即可直接访问Cache Cache不命中（miss） CPU欲访问的数据不在Cache内，此时需将该数所在的主存整个子块一次调入Cache中。 命中率是指CPU要访问的信息已在Cache内的比率。通常用命中率来衡量Cache的效率。 Cache效率 Cache的容量和块长是影响Cache效率的重要因素。 Cache容量越大，命中率越高。 当Cahce容量达到一定值时，命中率不会因容量的增大而明显提高。 Cache容量大，成本增加。 Cache的命中率与cache容量的关系 块容量与命中率 Cache的读数操作流程 Cache的写操作 命中 写直达法（Write-through、Store-though） 每次写入Cache的同时，也写入主存。 写回法（Write-back）： 执行写操作时，信息只写入Cache； 当Cache块被替换时，先将该块内容写回主存，然后再调入新页。 信息只写入主存，同时将相应的Cache块有效位置“0” 不命中：被修改的单元根本不在Cache内，此时写操作只能对主存进行。 比较 写回法的开销是在块替换时的回写时间，而写直达法则在每次写入时，都要附加一个比写Cache长得多的写主存时间。 一般来说，写直达法的开销大一些，但其一致性保持的要好一些。 关键在于如何使Cache与主存内容保持一致。 Cache的基本结构 Cahce存储体、地址映象变换机构、替换机构 Cahce存储体 以块为单位和主存交换信息 Cache访存的优先级最高 地址映象变换机构 主要是 主存块号和Cache块号之间的转换。 四种映象：直接映象、全相联映象、组相联映象和段相联映象。 替换机构 Cache内容已满时，无法接受来自主存块的信息，需由Cache内的替换机构按一定的替换算法来确定从Cache内移出某个块写回主存。 Cache的改进 近年来多采用多个Cache，其含义有两个方面：一是增加Cache的级数；二是将统一的Cache变成分开的Cache。 单一缓存和两级缓存 统一缓存和分开缓存 单一缓存和两级缓存 单一缓存：在CPU和主存之间只设一个缓存。 片内缓存（片载缓存）：让出存储总线 速度快、容量受限。 两级缓存：在主存和片内缓存之间在加一级缓存（即片外缓存）。 这种由片外缓存和片内缓存组成的Cache，叫做两级缓存，并称片内缓存为第一级，片外缓存为第二级。 统一缓存和分开缓存 统一缓存：指令和数据存放在同一Cache内 分开缓存（Harvard结构）：指令和数据分别存放在I_Cache和D_Cache内。 选用时要考虑的两个主要因素： 与主存结构有关：如果计算机的主存是统一的（指令和数据在同一主存内），则相应的Cache采用统一缓存；如果主存采用指令、数据分开存放的方案，则相应的Cache采用分开缓存。 与机器对指令执行的控制方式有关：当采用超前控制或流水线控制方式时，一般都采用分开缓存。 超前控制、流水线控制 超前控制：是指在当前指令执行过程尚未结束时，就提前将下一条准备执行的指令取出，这一过程叫超前取指或叫指令预取。 流水线控制：实质上是多条指令同时执行。 超前控制和流水线控制特别强调指令的预取和指令的并行执行。因此，这类机器必须将指令Cache和数据Cache分开，否则可能出现取指和执行过程对统一缓存的争用。 如果采用统一缓存，执行部件向缓存发出取数请求时，一旦指令预取机构也向缓存发出取指请求，那么统一缓存只有先满足执行部件要求，将数据送到执行部件，而取指请求暂时等待，显然达不到预取指令的目的。 Cache－主存地址映象 由主存地址映象到Cache地址称为地址映象。 直接映象 全相联映象 组相联影响 段相连映象 1. 直接映象 1. 直接映象（续） 1. 直接映