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题目： Laboratory Exercise 4 姓名： 李聪聪 学号： 201100800298 专业 电子 一班 一、实验要求 设计一个8位寄存加法电路。（用两种方式做：VHDL语言和LPM）。 二、实验设计 VHDL的方式：首先设计一位的全加器，然后元件例化设计出4位的全加器，再次元件例化设计出8位全加器。再次设计寄存器、触发器。最后，经过元件例化，做出8位寄存全加器。 LPM的方式根据老师给的资料很轻松的了解并作出8位寄存加法电路三 经过将近EbRDC.vhd是top entity file，是元件例化后最终形成adder2b.vhd完成一位的加法电路adder4b.vhd元件例化adder2b的电路完成四位的加法电路adder8b.vhd元件例化adder4b的电路完成八位的加法电路.vhd完成寄存器的电路chufa.vhd完成触发器的电路四 。 附录 关键代码 EbRDC.vhd文件 library ieee; library ieee; use ieee.std_logic_1164.all; entity Scroll is port(LED0,LED1,LED2,LED3,LED4:out std_logic_vector(6 downto 0); KeyD,KeyU,Clock,Reset:in std_logic); end entity Scroll; architecture one of Scroll is type state is(ss0,ss1,ss2,ss3,ss4); signal current_state,next_state:state; begin CLK:process(Clock,Reset,KeyD,KeyU) variable xx:integer:=0; variable mm:integer: begin if Reset=0 then current_state=ss0; elsif Clockevent and Clock=1 then if mthen mm: elsif mm200000000 then mm:=200000000; end if; xx:=xx+1; if xxmm then xx:=0; current_state=next_state; if KeyD=1 then mm:=mm/2; end if; if KeyU=1 then mm:=mm*2; end if; end if; end if; end process CLK; SX:process(current_state) begin case current_state is when ss0=LED0=1111001;LED1=0100100;LED2=0110000;LED3=1111111;LED4=1111111;next_state=ss1; when ss1=LED0=0100100;LED1=0110000;LED2=1111111;LED3=1111111;LED4=1111001;next_state=ss2; when ss2=LED0=0110000;LED1=1111111;LED2=1111111;LED3=1111001;LED4=0100100;next_state=ss3; when ss3=LED0=1111111;LED1=1111111;LED2=1111001;LED3=0100100;LED4=0110000;next_state=ss4; when ss4=LED0=1111111;LED1=1111001;LED2=0100100;LED3=0110000;LED4=1111111;next_state=ss0; when others = next_state=ss0; end case; end process SX; end architecture one; 山东大学（威海）机电与信息工程学院 2011级本科生 广东电网公司 业务系统信息模型描述规范 面向对象编程技术实验报告 《电子设计自动化技术与应用 2011级本科生