基于单片机的锁相频率合成器.doc

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基于单片机的锁相频率合成器

摘要 2 1、引言 2 2、设计任务及要求 2 2.1 设计任务 2 2.2 设计要求 2 3、频率合成的基本原理框图 2 4、硬件系统的设计 3 4.1 原理图 3 4.2 74HC4046 3 4.2.1 74HC4046引脚功能介绍 3 4.2.2 74HC4046内部电路原理图 4 4.2.3 74HC4046典型应用 5 4.3 CD4522引脚功能介绍 5 4.4 CD4518引脚功能介绍 6 4.5 1602LCD的基本参数及引脚功能 7 5、软件系统的设计 9 5.1 流程图 9 5.2 程序代码 11 6、实训小结 16 参考文献 16 基于单片机控制的频率合成器 摘要 给出一种以单片集成PLL芯片74HC4046为核心, 并通过AT89C51 单片机对74HC4046进行控制来实现锁相频率合成器的设计方法。文中在介绍了74HC4046芯片的内部功能结构的基础上, 探讨了锁相频率合成器的基本原理和工作特性; 给出了基于74HC4046的锁相频率合成器的硬件电路结构和软件程序设计方法。该设计经仿真测试证明, 锁相效果良好, 结构精简, 性能可靠。 关键词: 74HC4046; AT89C51; 频率合成器 1、引言 在现代电子技术的设计与开发过程中,特别是在通信、雷达、航空、航天以及仪器仪表等领域, 都需要进一步提高一系列高精度、高稳定度的频率源的频率精度。这样,一般的振荡器已经无法满足各种应用的发展要求,而晶体振荡器的性能虽然比较好, 但其频率单一, 或只能在极小的范围内进行微调。因此, 本文提出了一种基于单片机AT89C51控制的利用锁相技术以频率合成器芯片74HC4046为核心,来实现锁相频率合成器的设计方案。 2、设计任务及要求 2.1 设计任务 设计一个基于单片机控制的频率合成器 2.2 设计要求 1.输入信号为1KHz的方波信号。 2.合成的频率范围为1KHz~999KHz。 3.可设置分频比为1~999。 4.采用LCD显示。 3、频率合成的基本原理框图 4、硬件系统的设计 4.1 原理图 4.2 74HC4046 4.2.1 74HC4046引脚功能介绍 上图是74HC4046的引脚排列,采用16脚双列直插式,各管脚功能:1脚相位输出端,环路入锁时为高电平,环路失锁时为低电平。 2脚相位比较器Ⅰ的输出端。 3脚比较信号输入端。 4脚压控振荡器输出端。 5脚禁止端,高电平时禁止,低电平时允许压控振荡器工作。 6、7脚外接振荡电容。 8、16脚电源的负端和正端。 9脚压控振荡器的控制端。 10脚解调输出端,用于FM解调。 11、12脚外接振荡电阻。 13脚相位比较器Ⅱ的输出端。 14脚信号输入端。 15脚内部独立的齐纳稳压管负极。 4.2.2 74HC4046内部电路原理图 74HC4046工作原理:输入信号Ui从14脚输入后,经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端,开关K拨至2脚,则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较,从相位比较器输出的误差电压UΨ则反映出两者的相位差。UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚,调整VCO的振荡频率f2,使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器Ⅰ,继续与Ui进行相位比较,最后使得f2=f1,两者的相位差为一定值,实现了相位锁定。若开关K拨至13脚,则相位比较器Ⅱ工作,过程与上述相同,不再赘述。 4.2.3 74HC4046典型应用 74HC4046是通用的CMOS锁相环集成电路,其特点是电源电压范围宽(为3V-18V),输入阻抗高(约100MΩ),动态功耗小,在中心频率f0为10kHz下功耗仅为600μW,属微功耗器件。上图是用74HC4046的VCO组成的方波发生器,当其9脚输入端固定接电源时,电路即起基本方波振荡器的作用。振荡器的充、放电电容C1接在6脚与7脚之间,调节电阻R1阻值即可调整振荡器振荡频率,振荡方波信号从4脚输出。按图示数值,振荡频率变化范围在20Hz至2kHz。 4.3 CD4522引脚功能介绍 CF反馈输入端 CP时钟输入端 D0~D3并行数据输入端 INH禁止端 ID置数控制端 Q0~Q3计数器输出端 QZ计数器零输出端 VDD正电源 VSS地 CD4522是可预置数的二一十进制1/N减计数器。其引脚见上图。其中D1-D4是预置端,Q1—Q4是计数器输出端,其余控制端的功能如下: PE(3)=“1”时D1—D4值置进计数器;EN(4)=“0”且CP(6)时,计数器(Q1—Q4)减计数;CF(13)=“1”且计数器(Q1—Q4)减到“0”时,QC(12)=“1”;Cr(10)

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