通信原理实验一实验报告CPLD可编程数字信号发生器实训.docx

南昌大学实验报告学生姓名：学号：专业班级：实验类型：■验证 □ 综合 □ 设计□ 创新 实验日期：实验成绩：实验一　CPLD 可编程数字信号发生器实训实验目的熟悉各种时钟信号的特点及波形；熟悉各种数字信号的特点及波形。实验原理CPLD 可编程模块电路的功能及电路组成CPLD 可编程模块（芯片位号：U101）：用来产生实验系统所需要的各种时钟信号和数字信号。CPLD 可编程模块组成： ALTERA 公司的 EPM7128(或 Xilinx公司的 XC95108)、编程下载接口电路（J101）和一块晶振（OSC1）。晶振：产生系统内的 16.384MHz 主时钟。各种信号的功用及波形CPLD 型号为 EPM7128 由计算机编好程序从 J101 下载写入芯片，OSC1 为晶体，频率为 16.384MHz，经 8 分频得到 2.048MHz 主时钟。取样时钟、编码时钟、同步时钟、时序信号还将被接到需要的单元电路中。PN32kHz、PN2kHz 伪随机码的码型均为 111100010011010，不同的是码元宽度不一样，PN2kHz 的码元宽度 T＝1/2K＝0.5ms，PN32kHz 的码元宽度 T＝0.03125ms。面板测量点与 EPM7128各引脚信号对应关系如下：TP101TP102TP103TP104TP105TP106TP107TP108TP109TP110TP111TP112TP113TP114TP115TP116TP117TP118TP1192048kHz1024kHz512kHz256kHz128kHz64K32K16K8K4K2K1KPN32KPN2K自编长0长1码XYF80主时钟方波方波方波方波方波方波方波方波方波方波方波方波32kHz 伪随机码2kHz 伪随机码自编码波形，波形由J102开关位置决定码形为1、0连“1”与1、0连“0”码绝对码输入相对码输入8K0时隙取样脉冲U101EPM7128 U101EPM7128 U101EPM7128 U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM7128U101EPM712811 脚10 脚9脚8脚6脚5脚4脚81 脚80 脚79 脚77 脚76 脚75 脚74 脚73 脚70 脚69 脚68 脚12 脚CPLD可编程模块电路图1CPLD可编程模块电路图实验步骤打开电源总开关，电源指示灯亮，系统开始工作；用示波器测出下面所列各测量点波形，并对每一测量点的波形加以分析；以下信号均由 CPLD 可编程器件EPM7128芯片编程产生并送往测量点。TP1012048KHZ 的时钟信号,用于 PCM 编码主时钟信号，该点波形为将来做识字程控交换实验打下基础。（图2上）TP1021024KHz 的时钟信号，作为 PSK 调制模块中产生载频信号用。（图2下）图2TP103512Hz 的时钟信号。（图3上）TP104256KHz 的时钟信号。（图3下）。图3TP105128KHz 的时钟信号，作FSK 调制模块中产生载波信号。（图4上）TP10664KHz 的时钟信号，作为 FSK 调制模块中产生载波信号。（图4下）图4TP107（图5上）32KHz 的时钟信号，可用于观察 32KHZ 伪随机码眼图使用。TP108（图5下）16KHz 的时钟信号，抽样定理实验中抽样时钟信号。图5TP109（图6上）8KHz 的时钟信号。TP110（图6下）4KHz 的时钟信号。图6TP111（图7上）2KHz 的时钟信号。TP112（图7下）1KHz 的时钟信号。图7TP11315 位的伪随机序列码，码元速率32Kb/S，码型为 111100010011010。该波形用来输岀到 PSK 调制等模块单元，作为数字基带信号。（图8）图8TP11415 位的伪随机序列码，码元速率 2Kb/S，码型为 111100010011010。该波形用来输岀到 FSK 调制模块单元，作为 FSK 调制的数字基带信号（默认 PN2KHz）。（图9）图9TP1198KHZ 窄带脉冲信号，用于 PCM 实验中的脉冲时钟信号。（图10）图10测量点输出的理想波形及比较图11CPLD 可编程模块产生的部分信号理想波形示意图实验内容部分测量点波形图12 TP106 方波图13 TP111 方波图14 TP113 32Kb/s伪随机码图15 TP119 窄脉冲电路Multisim仿真图16TP113--15位的伪随机序列码产生仿真电路图17TP113--