实验3时序电路实验.doc

实验 时序电路实验 一、实验目的 1、了解触发器构成方法和工作原理。 2、掌握和熟练的应用各种集成触发器。 、掌握。 二、实验原理 触发器是一个具有记忆功能的二进制信息存储器件，是组成时序电路的最基本单元，也是数字电路中另一种重要的单元电路，它在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器。按其逻辑功能分，有R-S触发器，JK触发器，D触发器，T触发器，Tˊ触发器等。 1集成D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为：Qn+1 = D，输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。 74LS74是上升沿触发的双D触发器，其引脚排列见图3.7.1。74LS74的逻辑功能表见表3.1。 图3. 74LS74引脚排列74LS74功能表 2．触发器的应用 （1）用触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的十个数码要求有十个状态，要用四位二进制数来构成。如图3.是由D触发器组成的四位异步二进制加法计数器。 图3. D触发器组成的四位异步二进制加法计数器 中规模集成计数器 74LS161是四位二进制可预置同步计数器，由于它采用4个主从JK触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图3.所示 管脚符号说明 Vcc：电源正端，接+5V ：异步置零（复位）端 CP：时钟脉冲 ：预置数控制端 A、B、C、D：数据输入端 QA、QB、QC、QD：输出端 RCO：进位输出端 图3 74LS161管脚图 该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表3.所示：表3. 74LS161逻辑功能表 输 入 输 出 ET EP CP A B C D QA QB QC QD L × × × × × × × × L L L L H L × × a b c d a b c d H H H H × × × × 计 数 H H L × × × × × × 保 持 H H × L × × × × × 保 持 计数器的级联使用 若所要求的进制已超过16，则可通过几个74LS161进行级联来实现，在满足计数条件的情况下有如下方法： 同步联接法： CP是共同的，只是把第一级的进位输出RCO接到下一级的ET端即可，平时RCO=0则计数器2不能工作，当第一级计满时，RCO=1，最后一个CP使计数器1清零，同时计数器2计一个数，这种接法速度快，不论多少级相联，CP的脉宽只要大于每一级计数器延迟时间即可。其框图如图3.2) 异步联接法： 把第一级的进位输出端RCO接到下一级的CP端，平时RCO=0则计数器2因没有计数脉冲而不能工作，当第一级计满时，RCO=1，计数器2产生第一个脉冲，开始计第1个数，这种接法速度慢，若多级相联，其总的计数时间为各个计数器延迟时间之和。其框图如图3.所示 图3. 同步联接法框图图3异步联接法框图 C1 1D C1 1D C1 1D C1 1D CP RD SD Q0 Q1 Q2 Q3 FF0 FF1 FF2 FF3 1