数字集成电路报告.doc

数字集成电路设计实验报告 数字集成电路设计实验指导 该实验分为三个阶段： 阶段一、 行为设计和行为仿真（HDL） 实验1：用数字集成电路设计方法设计一个带有异步清零端的四位2进制计数器 任务：设计该四位2进制计数器的verilog源程序并进行功能仿真，要求有编写好的源程序及仿真波形图。可使用QuartusII或Cadence设计软件进行设计。 实验准备： 选择 开始程序AlteraQuartus II 8.0，运行Quartus II软件。 选择FileNew Project Wizard，新建一个工程。 在Introduction中点击next。 指定工作目录。 指定工程和顶层设计实体名称。 6、点击2次next。 7、选择FPGA器件：选择Cyclone II，在Speed选项中选择8，并在Available device 列表框中选择EP2C35F672C8，并点击next。 8、点击Next，出现EDA工具设置选项。不选用第三方工具，照图设置，点击Next后，再点击Finish，工程文件建立结束。 9、点击FileNew，新建一个HDL文件。 10、按照设计要求，在新建的HDL文件中编写程序。源程序： module c4 (clk,clr,out); input clk,clr; output reg[3:0] out; always @(posedge clk) begin if(clr) out=0; else if(out16) out=out+1; else out=0; end endmodule 如图： 11、代码书写结束后，选择ProcessingStart Compilation对编写的代码进行编译，直到编译通过。 12、编译通过后，选择FileNew，在弹出的对话框中选择Vector Waveform File，并点击OK，建立一个波形文件。点击FileSave，在弹出的对话框中点击OK即可。 13、在波形文件中点击鼠标右键，选择Insert Node or Bus，在弹出的对话框中点击Node Finder，在新弹出的对话框中的Filter中选择Pins:all，然后点击List，这样在Nodes Founder区域就会出现先前HDL文件中定义的输入、输出端口，然后再点击，选择OK即可，然后在Insert Node or Bus对话框中也选择OK。 14、对加入到波形文件中的输入端点，进行输入波形设置，然后点击ProcessingStart Simulation，在弹出对话框中点击Yes。系统开始仿真。功能仿真和时序仿真的选择是在ProcessingSimulator Tool中进行设置。当进行功能仿真时Simulation Mode选择Functional，并点击右侧按钮生成功能仿真网表；时序 仿真Simulation Mode选择Timing。 实验结果： 阶段二、综合（synthesis）流程 实验2：对异步清零四位2进制计数器进行逻辑综合以及时序仿真 1、实验准备 Design Compiler工具软件 可通过两种界面运行 （1）命令行界面，键入 dc-shell-xg-t； （2）图形用户界面（GUI），键入 design_vision 本次实验运用GUI模式。 verilog源文件和foundry提供的库文件 verilog源文件--步骤1中的四位2进制计数器。 lib库--用于设置综合时所要映射基本逻辑单元库（与门、非门、寄存器等）。 symbol库--为指定的符号库，定义了单元电路显示的Schematic的库。 2、运用design compiler进行逻辑综合 1）键入design_vision 命令启动用户图形界面 2）选择主菜单 File-Setup，设置综合时所要映射的逻辑单元库文件.db以及符号库文件 .sdb 3）选择File-Analyze ，使用Add添加verilog设计输入文件 4）选择File-Elaboration，分析设计模型，进行综合前预处理 命令执行信息窗口显示了使用的寄存器信息和清零端信息（AR：Y asynchronous reset ） 还可点击Create symbol view生产元件符号 5）选择 Attributes-Specify Clock ，设定时钟 还可在Attributes-Operation Environment 下设定输入延迟、驱动能力、连线负载等其他参数。 6）选择Attributes-Optimization Constraints–Design Constraints， 进行综合过程的条件约束设置。 还可在Attribut