实验04-双稳态触发器功能及应用.doc

实验四 双稳态触发器功能及应用 一、实验目的 1．掌握两种基本RS触发器的构成、集成JK和D触发器的逻辑功能测试、触发方式和使用方法。 2．掌握触发器之间的相互转换。 3．掌握时序逻辑电路的分析方法与步骤，并通过实验进行逻辑功能验证。 4．学会应用双稳态触发器设计电路。 二、实验任务（建议学时：2学时） （一）基本实验任务 1. 两种基本RS触发器逻辑功能测试； 2. D触发器（74LS74）的逻辑功能测试； 3. JK触发器（74LS112）的逻辑功能测试； 4. 用JK触发器构成D、T、T＇触发器，并验证其逻辑功能； （二）扩展实验任务（电类本科生1、2、3项必选一个，4、5项必选一个，非电类本科生1、2、3项任选一个） 1. 对图4-5所示时序逻辑电路1进行分析，画出电路的状态表，并说明该电路实现的逻辑功能是什么？请根据电路原理图在实验室完成电路连线，并验证你的结论。 2. 对图4-6 异步时序逻辑电路2进行分析，画出电路的状态表，并说明该电路实现的逻辑功能是什么？请根据电路原理图在实验室完成电路连线，并验证你的结论。 3. 对图4-7 异步时序逻辑电路3进行分析，画出电路的状态表，并说明该电路实现的逻辑功能是什么？请根据电路原理图在实验室完成电路连线，并验证你的结论。 4.使用D触发器设计一个四位同步加法计数器（可适当增加必要的基本门电路），并验证其逻辑功能。 5.根据图4-9所示电路及工作原理，使用D触发器将图中的控制电路设计出来，以实现图4-9电路的功能。 三、实验原理 触发器（Flip-flop）简称FF。按电路结构分为：基本RS触发器（又称RS锁存器）、同步触发器、主从触发器（Master-Slave FF）、边沿触发器（Edge-Triggered）、维持阻塞触发器等，不同电路结构的触发器有不同的动作特点。按逻辑功能分为：RS触发器（RS锁存器）、D触发器、JK触发器、T和T′触发器等。 1）基本RS触发器动作特点：基本RS触发器，其输出端和Q′ 状态由输入信号R和S来决定，当输入信号R和S发生变化时，输出端Q和Q′的状态作相应的变化。 2）同步RS触发器（高电平触发）动作特点：输入信号在CP=0期间保持不变，在CP=1的全部时间内R、S的变化都将引起触发器状态的相应改变，即在CP=1期间输入信号发生多次变化，触发器的状态也可能发生多次翻转，电路的抗干扰能力弱。 3）主从触发器的动作特点：①在CP=1期间，主触发器接收输入端（S、R或J、K）的信号，输出端被置为相应的状态，从触发器保持原状态；②在CP下降沿（或上升沿）到来时从触发器按主触发器的状态翻转，即Q和Q′端的状态改变发生在CP的下降沿（或上升沿）。 使用主从触发器应注意：只有在CP=1期间输入状态不变的条件下，当下降沿（或上升沿）到来时，输出状态（次态）才会由输入的状态决定。否则，必须考虑CP=1期间输入状态的全部变化过程，才能确定当下降沿（或上升沿）到来时，触发器的输出状态（次态）。 4）边沿触发器的动作特点：边沿触发器的次态仅取决于CP信号的上升沿（或下降沿）到达时输入端的逻辑状态，而在这以前或以后，输入信号的变化对触发器的状态没有影响。这种特点有效的提高了触发器电路的抗干扰能力，因而也提高了电路的工作可靠性。 目前生产的触发器定型产品中只有JK触发器和D触发器两大类。 （一）基本实验任务 1. 与非门、或非门分别构成的RS基本触发器逻辑功能测试 如图4-1所示的两种基本RS触发器分别由与非门和或非门构成。 2. D触发器（74LS74）的逻辑功能测试 74LS74属于上升沿触发型D触发器，它具有置数和清零功能。它的引脚排列及功能图如图4-2所示。 74LS74各引脚功能如下： SD＇：置数端，低电平有效。SD＇=0时，Q=1； RD＇：清零端，低电平有效。RD＇=0时，Q=0； CP：脉冲输入端； Q＇:Q的互补输出端。 SD＇= RD＇=1，CP脉冲上升沿出现时，Q=D。 注：图4-2中，图（c）为IEC（国际电工委员）标准使用的逻辑符号，图（b）、（d）为ANSI（美国国家委员会）标准使用的逻辑符号。 3. JK触发器（74LS112）的逻辑功能测试 74LS112属于下降沿触发型JK触发器，它具有置数和清零功能。它的引脚排列及功能图如图4-3所示。 74LS112各引脚功能如下： SD：置数端，低电平有效。SD=0，Q=1； CD：清零端，低电平有效。CD=0时，Q=0； Q＇:Q的互补输出端。 J、S：功能端 ① 当J=1，K=0 ，SD= CD=1，且CP脉冲下降沿到来时，Q=1，相当于同步置数； ② 当J=0，K=1 ，SD= CD=1，且CP脉冲下降沿到来时，Q=0，相当于同步清零； ③ 当J=0，K