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太原理工大学
专业班级 测控1101班 学生姓名 课程名称 CPLD/FPGA应用设计 设计名称 4位十进制计数显示器 设计周数 1.5周 指导教师 设计
任务
主要
设计
参数
设计一个4位十进制计数显示器 设计内容
设计要求
对4位十进制计数显示器进行编译、仿真,给出时序仿真波形;对七段译码电路进行编译、仿真,给出时序仿真波形;进行引脚锁定以及硬件下载测试 主要参考
资 料
《数字电路硬件设计实践》,《EDA技术与FPGA应用设计》
学生提交
归档文件
按题目要求进行设计,写出设计报告,给出源程序。
课程设计任务书
注:1.课程设计完成后,学生提交的归档文件应按照:封面—任务书—说明书—图纸的顺序进行装订上交(大张图纸不必装订)
2.可根据实际内容需要续表,但应保持原格式不变。
指导教师签名: 日期:
目录
设计目的…………………………………………………………4
设计设备…………………………………………………………4
设计原理…………………………………………………………4
设计任务…………………………………………………………4
设计程序…………………………………………………………4
1、4位十进制计数电路……………………………………………………4
2、显示译码电路……………………………………………………………6
3、四选一数据选择器电路…………………………………………………7
4、2 位二进制计数器电路…………………………………………………7
5、各电路连接的顶层文件设计……………………………………………8
六、 对程序编译,仿真………………………………………………9
1、对4位十进制计数器的程序进行编译…………………………………9
2、对显示译码段编译、仿真………………………………………………10
3、对整体进行全局编译、引脚分配、波形仿真…………………………10
七、 VHDL源文件下载到实验箱………………………………………12
八、 设计总结…………………………………………………………13
设计一 4位十进制计数显示器
设计目的
设计4位十进制计数器
设计输出低电平有效地七段显示译码器
显示计数器值
设计设备
EDA实验箱,计算机及QuartusⅡ软件。
设计原理
计数器是在数字系统中使用最多的时序电路,它不仅能用于对时钟脉冲计数,还可以用于分频,定时,产生节拍脉冲和脉冲序列以及进行数学运算等,计数器是一个典型的时序电路,分析计数器就能更好地了解时序电路的特性。4位十进制计数器的设计分5步完成。先设计4位十进制计数电路,之后设计显示译码电路,再设计四选一数据选择器电路,再设计2位二进制计数器,最后建立一个顶层文件将4者连接起来。
设计任务
(1)对四位十进制计数器进行编辑、编译、仿真。
(2)对七段译码电路进行编辑、编译、仿真。
(3)对四位十进制计数译码电路进行编辑、编译、仿真。
(4)进行引脚锁定以及硬件下载测试,记录实验结果。
设计程序
1.4位十进制计数电路
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COU4 IS
PORT(
CLK,RESET,CIN :IN STD_LOGIC;
CO :OUT STD_LOGIC;
BCDAP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
BCDBP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
BCDCP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
BCDDP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
);
END COU4;
ARCHITECTURE BEHAVE OF COU4 IS
SIGNAL BCDAN:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL BCDBN:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL BCDCN:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL BCDDN:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
BCDAP=BCDAN;
BCDBP=BCDBN;
BCDCP=BCDCN;
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