用model技术公司的modelsim做分析设计.ppt

用Model技术公司的ModelSim做分析设计 典型的PLD设计流程 典型的PLD流程 典型的PLD设计流程 典型的PLD设计流程 ModelSim概览 ModelSim 仿真工具 由Model技术公司开发 工业上最通用的仿真器之一 可在Verilog 和 VHDL仿真 OEM版本允许Verilog仿真 或者 VHDL 仿真 ModelSim 产品 ModelSim/VHDL 或者 ModelSim/Verilog OEM ModelSim/LNL 许可 Verilog 或者 VHDL，但是不同时许可 ModelSim/PLUS 设计者能立刻混合仿真Verilog 和 VHDL ModelSim/SE 首要的版本 PLUS的所有功能连同附加功能 ModelSim OEM 功能 提供完全的标准 ‘87 VHDL ‘93 VHDL IEEE 1364-’95 Verilog SDF 1.0 - 3.0 VITAL 2.2b VITAL ‘95 易用的界面 通用的平台 用ModelSim仿真 课程安排 基本的仿真步骤 用户界面 功能仿真 Quartus输出仿真文件 时序仿真 Model 技术公司的 ModelSim ModelSim实现方法 交互式的命令行 (Cmd) 唯一的界面是控制台的命令行, 没有用户界面 用户界面 (UI) 能接受菜单输入和命令行输入 课程主要讨论 批处理模式 从DOS或UNIX命令行运行批处理文件 不讨论 基本仿真步骤 1 ? 建立ModelSim库 ModelSim 库 ModelSim 设计单元 VHDL 预先确定库 vlib library_name 命令 建立库 缺省值是 work 建立库(UI) 映射逻辑库名 必须映射一个逻辑库名到库路径(定位) 在库路径里的文件必须已经被编译 支持相对的, 绝对的, 和软件路径名 需要库在工作目录里没有定位 用vmap命令 2 ? 映射逻辑库名 语法: vmap logical_name directory_path 映射现有的库(UI) 映射现有的库(UI) 映射库 (UI) 其他的库命令 vdel 从指定的库中删除一个完整的库或者一个设计单元 UI) Design - Library Browser (删除库或者映射) UI) Design - View Library Contents (删除设计单元) Cmd) vdel -lib library_name design_unit vdir 显示指定库的内容 UI) Design - View Library Contents Cmd) vdir -lib library_name 3 ? 编译源代码(VHDL) UI) Design - Compile Cmd) vcom -work library_name file1.vhd file2.vhd 文件按出现的顺序被编译 Compilation order/dependencies (next slide) ‘87 VHDL是缺省的 UI) 用Default Options 按钮设为‘93 Cmd) 用 -93 选项(必须是第一个参数) 缺省编译到工作库 例如. Vcom -93 my_design.vhd VHDL Design Units Dependencies 3 ? 编译源代码(Verilog) UI) Design - Compile Cmd) vlog -work library_name file1.v file2.v 文件按出现的顺序被编译 文件的顺序或者编辑的顺序不重要 支持增量式编译 缺省编译到work库 例如. vlog my_design.v Verilog 增量编译 编译 (UI) 错误信息 4 ? 启动仿真器 UI) Design - Load New Design Cmd) vsim -lib library_name top_level_design VHDL vsim top_entity top_architecture 仿真 Entity/Architecture 对 也能选择一个结构 Verilog vsim top_level1 top_level2 仿真多个top级模块 启动仿真器 (UI) 启动仿真器(UI) vsim 命令的参数 参数 -t time_unit 指定仿真的时间分辨率 单位可以是{fs, ps, ns, ms, sec, min, hr} 如果用了 Verilog的 ‘timescale指令, 将使用整个设计中的最小的时间精度 可选项(缺省是 ns) -sd