阻塞赋值与非阻塞赋值的区别.doc

Verilog HDL数字系统设计报告 4 姓名 学号 时间 地点 实验题目 阻塞赋值与非阻塞赋值的区别 一、实验目的：1.明确掌握阻塞赋值与非阻塞赋值的概念和区别； 2.了解阻塞赋值的使用情况。 二、实验环境 CPU型号: 英特尔 Pentium Dual-Core T4200 @ 2.00GHz 内存容量:4G (三星 DDR3 1067 MHz) 操作系统类型:Windows XP SP3 仿真软件:ModelSim SE 6.2b 三、实验内容： 使用Modelsim对阻塞赋值和非阻塞赋值进行仿真测试，通过对波形的分析得出并了解阻塞赋值和非阻塞赋值的区别之处。 四、系统框图：（根据实验代码，按照先模块后端口再互联的顺序画出实验系统的结构框图） 阻塞赋值 a b c clk 非阻塞赋值 五、实验波形图：（实验结果的代表波形及说明） 图中所示： 1、 clk是时钟信号每隔50ns反向一次，信号上升沿触发。 2、a为输入信号；b1,c1为阻塞赋值的波形，b2,c2为非阻塞赋值的波形。 3、由图可以看出二者的不同：非阻塞赋值中，赋值是同时进行的；在阻塞赋值中，前一赋值语句执行完后，后一个才赋值。 六、体会：（碰到的问题、如何解决、有何体会。） 在本次实验中，我遇到的问题之一是代码中符号的输入错误，导致我多次的编译错误，最终通过比对发现错误的符号，说明我对verilog代码的符号还不太熟悉。问题二是不理解波形中所反映的信息，这其中关于输入，输出信号如何判断输出，图中的波形如何反映阻塞赋值和非阻塞赋值的区别。我首先查阅了部分资料，发现还是不明白。又向同学请教，理解了图中数据输入顺序所体现的阻塞赋值和非阻塞赋值的区别。 七、附录：（代码。） --------------- blocking.v --------------- module blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display(Blocking: a = %d, b = %d, c = %d.,a,b,c); end endmodule ------------------- non_blocking.v ------------------- module non_blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display(Non_Blocking: a = %d, b = %d, c = %d.,a,b,c); end endmodule ------------------- compareTop.v ------------------ `timescale 1ns/100ps `include ./blocking.v `include ./non_blocking.v module compareTop; wire [3:0] b1,c1,b2,c2; reg [3:0] a; reg clk; initial begin clk = 0; forever #50 clk = ~clk; end initial begin a = 4h3; $display(_