雷达回波包络延迟模拟技术综述.doc

文章编号：1009-8119（2006）05-0036-03 一种大动态范围高分辨率的脉冲延迟器设计 李 浩 李加琪 吴嗣亮 (北京理工大学电子工程系， 北京 100081) 摘 要 采用数字方法和模拟方法，设计一种大动态范围、高分辨率的脉冲延迟器，可以实现连续变化的脉冲延迟控制。该系统已经成功应用于某型雷达回波模拟器中，也适合于其它需要对输入脉冲延迟的场合，具有广泛的实用性和适用性。 关键词 雷达模拟器，距离延迟，脉冲延迟 A Large Dynamic Range, High Resolution Pulse Delay Circuit Design Li Hao Li Jiaqi Wu Siliang (Dept. of Electronic Engineering, Beijing Institute of Technology, Beijing 100081) Abstract In this paper, a pulse delay line with large dynamic range and high resolution is present. Not only can it be used to control the delay of the radar signal envelop in radar simulator, but also it can be used in other situation that need to control the delay of the pulse. Keywords Radar simulator， Distance delay， Pulse delay 1 引言计数器法当计数输出正脉冲。 大于脉冲重复周期PRT时，需要采用多个计数器联，，脉冲重复周期PRT之间应该满足 例如PRT为，为40，则需要三个计数器并联。如图1所示，输入脉冲轮番触发计数器1，2，3进行计数，计数值分别输入到比较器1，2，3的一端，和延迟值进行比较，如果等于延迟值，则输出正脉冲；三个比较器的输出相或后作为最终输出脉冲。 图1 多计数器并联实现延迟 性 能　计数器法可以由基本的组合逻辑和时序逻辑单元实现。在延迟值较小时，具有实现简单的优点。但当延迟的动态范围要求很大时，由式可知需要的计数器数目很大，使得控制和实现难度很大；且其延迟分辨率受限于计数器时钟，分辨率无法做得很高。 （2） 存储器法图2所示： 图2存储器法进行延迟控制 原 理　采用高速时钟对输入脉冲采样，并把采样结果存储在FIFO中，同时通过延迟控制模块对FIFO的输出进行控制，生成所需脉冲。FIFO的深度取决于最大延迟量。 延迟控制模块完成以下控制：当写入FIFO的数据时间长度等于延迟值时，开始使FIFO读信号，直到FIFO中的数据被读空。FIFO的输出即为延迟后脉冲。 为了实现延迟值连续可变的脉冲延迟控制，应该采用两路FIFO轮流对输入脉冲进行延迟。当延迟值更新时，切换FIFO，且两路FIFO的输出相或后作为最终输出脉冲。通过严格设计“输入切换控制”模块的时序，可以实现两路FIFO无缝连接，完成输入脉冲的延迟控制。 性 能　相对于计数器法，存储器法突出的优点是只需增大存储器容量，便可以实现大动态范围的延迟模拟。当然，付出的代价是需要占用一定的存储器资源。计算表明，这个代价是可以接受的。例如，需要进行最大距离50千米（对应延迟时间333），分辨率1.5米（对应延迟时间10ns）的距离延迟模拟时，可以计算出所需存储器容量不到70kbit，目前很多FPGA提供的内部存储器完全可以满足其容量要求。 存储器法的不足之处是分辨率仍然受限于时钟频率，不适合要求高分辨率的场合。 （３） 数延迟线司的AD9501为例，图3所示，主要由触发模块、斜波发生器、数模转换器（DAC）和比较器组成。正常情况下，比较器输出低电平。当输入脉冲上升沿到达时，触发斜波发生器开始工作，当其输出电压低于DAC的输出电压时，比较器输出翻转为高电平，直到斜波发生器被复位，比较器输出才恢复低电平。 由此可见，通过数控输入，改变DAC的输出电压，就可以控制输出脉冲和输入脉冲的相位关系，从而达到精确延迟的目的。通过复位信号，则可以控制输出脉冲的宽度，这也是本文第四部分实现精确脉宽调整的原理。 单片AD9501延迟的最大可由片外电阻、电容进行设置，可在2.5ns～10内选择。实际延迟量则8比特的数输入进行， （2） 其分辨率为。比较小，则可以达到很高的延迟分辨率（最高达10ps）。 图3 AD9501内部结构示意图 性 能　数控延迟线法的优