第五章4SOI工艺技术讲解.ppt

SOI技术挑战和机遇 器件尺寸缩小，改善了ULSI的性能：速度、集成度、成本等，也带来了很多问题 一类是灾难性的，影响器件功能及可靠性，其中最突出的是热载流子效应 一类是造成动态节点的软失效，在DRAM中这个问题尤为重要 降低电源电压已成为解决以上问题的主要措施 SOI技术挑战和机遇 影响降低电源电压的因素 体效应 寄生结电容 当电源电压降低时，会使电路驱动电流减小、泄漏电流增加，引起电路的速度下降和功耗增加 SOI是最佳选择 SOI技术挑战和机遇 存储器： 1993年Motorola首先利用0.5微米工艺研制出电源电压小于2V的1K SRAM IBM公司制成在1V电压下工作的512K SRAM，1997年，IBM又发布了利用0.25微米CMOS工艺加工的FDSOI 1M/4M SRAM，其电源电压仅为1.25V 韩国三星生产了电源电压为1V的0.5微米DRAM，同年，16M SOI DRAM也面世了 SOI技术挑战和机遇 CPU：功耗与速度的矛盾突出 IBM公司报道了采用0.13?m SOI工艺研制的微处理器电路的功耗比相应体硅电路低1/3，速度增加35％，性能提高20~30％，而成本仅增加10％ AMD已经全面生产低压SOI CPU SOI器件与电路制备技术 SOI(Silicon-On-Insulator: （绝缘衬底上的硅)技术 SOI器件与电路制备技术 体硅器件与SOI电路制备工艺的比较 SOI电路制备工艺简单 制作阱的工艺 场区的工艺 没有金属Al穿刺问题 隔离技术 100％绝缘介质隔离 LOCOS隔离 硅岛隔离 氧化台面隔离 SOI器件与电路制备技术 抑制边缘寄生效应 环形栅器件 边缘注入 抑制背沟道晶体管效应 背沟道注入 抑制衬底浮置效应 衬底接地 硅化物工艺 防止将硅膜耗尽 几种新型的SOI器件和电路制备工艺 Tpd=37ps 栅长为90纳米的栅图形照片 凹陷沟道SOI器件 MILC平面双栅器件 平面双栅是理想的双栅器件 但工艺复杂，关键是双栅自对准、沟道区的形成，等待着工艺上的突破 利用MILC（metal induced lateral crystallization）和高温退火技术实现平面双栅器件 精确的自对准双栅 工艺相对简单 MILC和高温退火 主要步骤： a-Si 淀积，550C LTO 淀积， 光刻长条窗口， 金属镍淀积（5-10nm） 退火550℃, 24小时,N2 去除镍、LTO 高温退火(900℃，1小时) 高温处理后， MILC多晶硅晶粒的尺寸将显著增大。 二次结晶效应: 由于原始晶粒相同的取向和低的激活能使大尺寸单晶粒的产生变得容易得多。 改善了材料晶体结构的完整性。 常规MILC技术+高温退火处理相结合: 晶粒尺寸达10微米以上的单晶粒硅膜，可进行器件制备。 MILC direction Si Substrate Buried oxide LTO Nickel a-Si (a) (b) N+ N+ (c) N+ N+ (d) N+ N+ (e) Ni (f) substrate substrate substrate substrate substrate 硅片氧化5000 ?; 连续淀积SiN(500 ?), LTO(2000?), a-Si(500?）和LTO(2000?) ; 光刻并刻蚀 淀积2500 ? a-Si; 磷离子注入; 淀积4500? LTO ; CMP 然后干法刻蚀去除显露的a-Si BOE去除 LTO MILC : 淀积LTO; 光刻长条窗口; 镍淀积; 退火550℃. 去除 LTO,镍; 刻蚀形成有源区。 底部的LTO显露. substrate Silicon Oxide Nitride 新的自对准平面双栅MOS晶体管工艺集成方案提出及工艺过程 (h) (i) ( j ) N+ N+ substrate N+ N+ N+ N+ Top-Gate, Bottom Gate Drain Source substrate N+ N+ N+ N+ substrate (g’) substrate (g) N+ N+ substrate 然后用BOE腐蚀掉显露LTO。 这样就在沟道膜的上方形成一浅槽，而在下方形成一隧道。这个浅槽和隧道最终将决定顶栅和底栅的几何尺寸，并使它们互相自对准。 850℃下生长栅氧;同时用作MIUC的高温退火. 淀积多晶硅， 刻蚀形成栅电极。 用CMP移走位于源漏区上方的Poly-Si，使得上下栅电极的长度完全相同. DSOI(S/D on Insulator)器件结构与制作 (1) DSOI器件剖面图 S/D下方