第五章单元库设计技术讲解.doc

第五章 单元库设计技术 单元库设计技术是当今VLSI设计的主要技术之一，借助这个设计技术我们可以获得性能优越的VLSIC。因为单元库是“专家系统”，它是由经过精心设计和优化的电路单元模块所组成，单元库提供了性能优越的“高级”设计平台，或者说我们的设计是建立在高水平的设计基础之上。 5.1 单元库概念 在晶体管规则阵列技术中，我们用晶体管构造逻辑，我们所面对的设计基本单元是晶体管，这是的基本单元只有三个：增强型NMOS晶体管、耗尽型NMOS晶体管和增强型PMOS晶体管。即使是门阵列，我们所处理的也还是如何将MOS晶体管“搭建”成我们常用的基本逻辑门。单元库技术所面对的直接是逻辑部件，既具有一定逻辑操作和运算功能的部件，它可能是一个逻辑门，也可能是一个功能块，甚至是一个功能相对完整的子系统。 为什么要这样做呢？因为我们有时需要具有优越性能的模块，我们需要全局和局部都优化的集成系统。全局优化是由设计系统对逻辑单元进行布局和布线优化迭代完成，生成符合某些目标函数要求的设计结果。而局部优化则是通过对基本逻辑单元精心设计完成，两者的结合才能得到满意的设计结果。 图5.1说明了采用门阵列结构所实现的两个基本逻辑门在性能上的差异。 图5.1 门阵列所构造的逻辑门及其性能差异 毫无疑问，用门阵列可以很方便地构造与非门和或非门。但是，因为门阵列的基本构造单元是MOS晶体管，并且每个NMOS管的尺寸相同，每个PMOS管的尺寸也相同，因此，将导致在构造不同的逻辑门时出现性能上的差别。这种差别表现在逻辑门的输出性能上，图5.1中MOS晶体管的宽长比设计是按照在最坏情况下（当或非门输出为低时仅有一个NMOS管导通），或非门输出波形对称的要求计算的。考虑在输出逻辑低电平时，只有一个NMOS管导通的情况，则输出波形中的上升时间和下降时间的比值约为1比1；在输出低电平时有两个NMOS晶体管都导通的情况下，输出波形中的上升时间和下降时间的比值约为2比1。但是，这样尺寸的MOS晶体管在构造与非门时，波形将严重地不对称。考虑在输出逻辑高电平时，只有一个PMOS管导通的情况，则输出波形中的上升时间和下降时间的比值约为1比4；在输出高电平时有两个PMOS晶体管都导通的情况下，输出波形中的上升时间和下降时间的比值约为1比8。同样地，如果用此种尺寸的MOS晶体管去构造倒相器，也会出现不对称，此时的上升时间与下降时间的比值约为1比2。 通过分析可以知道，如果以倒相器为对象设计基本的晶体管尺寸，同样会使其他的逻辑门输出信号不对称。以任何一种逻辑门为参考都会有类似地结果。门阵列以整体结构优化、自动化设计程度高和设计周期短的优势在集成电路领域得到较为广泛的应用。但是，门阵列强调整体结构优化，在局部结构上是不优化的。门阵列采用尺寸相同的基本单元，通过不同的布线实现不同的逻辑，将必然出现能力的浪费和不足。要获得每个逻辑门都满意的设计结果，只有对每个逻辑部件都进行专门地设计，这就是单元库设计技术。 将常用的逻辑部件分类分别进行精心的设计、验证，构成单元集合----单元库，设计系统根据集成电路或集成系统的需要调用这些单元完成设计。单元库设计技术分为两个主要的设计方法：标准单元设计技术和宏单元、积木块设计技术。 5.2 标准单元设计技术 5.2.1 标准单元描述 标准单元设计技术，是指采用经过精心设计的逻辑单元版图，按芯片的功能要求排列而成集成电路的设计技术。这些单元的版图具有相同的高度，不同的宽度。单元的电源线和地线通常安排在单元的上下端，从单元的左右两侧同时出线，电源、地线在两侧的位置要相同，线的宽度要一致，以便单元间电源、地线的对接。单元的输入/输出端安排在单元的上下两边，要求至少有一个输入端或输出端可以在单元的上边和下边两个方向引出，单元在上下边引出线的位置及间隔以某个数值单位进行量化。引线具有上下出线能力的目的是为了线网能够穿越单元，位置和间隔量化的目的是CAD布线简洁，目标准确，避免复杂地具体数值计算。图5.2是是一个简单倒相器的逻辑符号、单元拓扑和单元版图。 图5.2 标准单元示意图 由于单元设计上的规格化和标准化，这些单元被称为“标准单元”。这些单元经过人工优化设计，经过设计规则及性能模拟的验证，并通常经过测试芯片的实际测定，较之门阵列，它的面积与性能都有很大程度的改善。 由于标准单元的整体结构与门阵列相近，都采用“行式结构”，因此其总体结构的设计准则与门阵列的设计准则也相近。因为单元拼接以后，单元行的电源和地线实际上已经自动连在一起，因此，整体结构的电源、地线布线仅仅是对单元行外部进行。 根据具体的逻辑，将相应的标准单元从单元库中调出，排列成行，根据相邻两行的需要，决定布线通道的宽度，进行布线和I/O单元的连