FPGA基于原理图的十进制计数器设计.doc

****大学 实验报告 课程名称： 基于FPGA的现代数字系统设计 实验名称： 基于原理图的十进制计数器设计 姓 名： **** 学 号: ****** 班 级： 电子**** 指导教师： ****** ****大学信息工程学院 实验原理 完成一个具有数显输出的十进制计数器设计，原理图如图2.1所示。 图2.1 十进制计数器原理图 本实验为完成设计，采用了自底向上的设计流程。自底向上设计是一种设计程序的过程和方法，是在设计具有层次结构的大型程序时，先设计一些较下层的程序，即去解决问题的各个不同的小部分，然后把这些部分组合成为完整的程序。 自底向上设计是从底层（具体部件）开始的，实际中无论是取用已有模块还是自行设计电路，其设计成本和开发周期都优于自顶向下法；但由于设计是从最底层开始的，所以难以保证总体设计的最佳性，例如电路结构不优化、能够共用的器件没有共用。 在现代许多设计中，是混合使用自顶向下法和自顶向上法的，因为混合应用可能会取得更好的设计效果。一般来说，自顶向下设计方法适用于设计各种规模的数字系统，而自底向上的设计方法则更适用于设计小型数字系统。 1、七段数码管译码器的设计 七段数码管属于数码管的一种，是由7段二极管组成，数码管分为7段和8段，其中八段数码管比七段数码管多一个发光二极管单元（多一个小数点显现）。按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。本实验使用共阳数码管。它是指将一切发光二极管的阳极接到一同构成公共阳极(COM)的数码管。共阳数码管在应用时应将公共极COM接到电源VCC上，当某一字段发光二极管的阴极为低电平相应字段就点亮。当某一字段的阴极为高电平相应字段就不亮。显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。 根据显示的要求，可以得到对于七段显示译码器产生的各段LED输出与输入的二进制码之间的真值表关系如表2-1所示。 表2-1 七段字符显示真值表 数码 输出 对应码(h) A3 A2 A1 A0 A B C D E F G 0 0 0 0 0 0 0 0 0 0 1 81 1 0 0 0 1 1 0 0 1 1 1 1 CF 2 0 0 1 0 0 0 1 0 0 1 0 92 3 0 0 1 1 0 0 0 0 1 1 0 86 4 0 1 0 0 1 0 0 1 1 0 0 CC 5 0 1 0 1 0 1 0 0 1 0 0 A4 6 0 1 1 0 0 1 0 0 0 0 0 A0 7 0 1 1 1 0 0 0 1 1 1 1 8F 8 1 0 0 0 0 0 0 0 0 0 0 80 9 1 0 0 1 0 0 0 0 1 0 0 84 A 1 0 1 0 0 0 0 1 0 0 0 88 b 1 0 1 1 1 1 0 0 0 0 0 E0 C 1 1 0 0 0 1 1 0 0 0 1 B1 d 1 1 0 1 1 0 0 0 0 1 0 C2 E 1 1 1 0 0 1 1 0 0 0 0 B0 F 1 1 1 1 0 1 1 1 0 0 0 B8 设计此七段显示译码器可以通过逻辑化简后采用门电路的方式实现，也可以利用“最小项译码器+逻辑门”和“多路选择器”的方式实现。根据ISE提供的原理图符号库元件资源来看，建议采用“最小项译码器+逻辑门”的方案。 最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。当译码器输出低电平有效时，一般选用与非门；当译码器输出高电平有效时，一般选用或门。本实验可以采用ISE软件自带的“Decoder”库中的4线-16线译码器D4_16E（带使能端，输出高电平有效）和“Logic”库中的16输入或门OR16。 根据表2-1，可以绘制出关于数码管A段输出的逻辑电路图如图2.2所示。同理可绘制出剩余各段输出的逻辑图。将以上绘制好的电路图生成对应的原理图模块，再绘制一个新的原理图，调用刚生成的各段输出逻辑图的原理图模块，得到完整的七段显示译码器设计如图2.3所示。 图2.2 regA原理图 图2.3 2、十进制计数器的设计 十进制计数器可以直接调用ISE软件自带的“Counter”库中的十进制计数器CD4CE。CD4CE是一个同步十进制