第3章 VHDL的语言要素.ppt

重要结论： 在进程中，变量赋值语句一旦被执行，目标变量立即被赋予新值，在执行下一条语句时，改变量的值为上一句新赋的值，而信号的赋值语句即使被执行也不会使信号立即发生代入，下一条语句执行时，仍然使用原来的信号值，信号是在进程挂起时才发生代入的。 四、VHDL 的数据对象的赋值 集合操作（整体赋值） 集合操作---采用序号 集合操作--采用others 二、其它预定义数据类型 1、标准逻辑位类型(STD_LOGIC) 标准逻辑位数据类型是扩展的BIT类型，在IEEE1164标准中预定义了该数据类型： Type std_logic is(‘U’, ‘X’,‘0’, ‘1’, ‘Z’,‘W’, ‘L’, ‘H’, ‘-’); 该类型能比较全面地包括数字电路中信号会出现的几种状态，因此一般情况把这种类型代替bit。 2、标准逻辑位矢量类型（STD_LOGIC_VECTOR） STD_LOGIC_VECTOR是基于STD_LOGIC 数据类型的一维数组，数组中的每一个元素都是以上定义的一位STD_LOGIC。 定义时须指明无符号整数的位数，最左边位为最高位。例如： SIGNAL x: UNSIGNED(0 TO 3); --4位无符号整数定义 不能用UNSIGNED定义负数； UNSIGNED数据和STD_LOGIC_VECTOR数据可以进行相互转换，如： SIGNAL A,B: STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL E,F:UNSIGNED(1 DOWNTO 0); E=UNSIGNED(A); B=STD_LOGIC_VECTOR(F); 4、SIGNED——有符号数类型 等号和不等号（=和/=）适用于所有数据类型的对象之间的比较。 两个位矢量类型的对象进行比较时，自左向右，按位比较。 信号赋值符号和小于等于符的符号都是=，具体含义要根据上下文判断； 从综合角度而言，简单的比较运算（=和/=）在实现硬件结构时，比排序运算符构成的芯片资源利用效率要高； 关系运算符两边的数据对象的类型必须一致（也有例外），但位长不一定相同； 除了+、-、*、/之外，还有mod(求模)、rem (取余)、**(乘方)、abs(取绝对值)； 真正能综合成逻辑电路的只有“+”、“-”和“*”，其它运算综合成逻辑电路很困难 ； 应慎重使用乘/除法运算符。 四、并置运算符 并置运算符（）用于位的连接； 在VHDL中位的连接，除了可以用并置运算符外，也可用集合体连接法： signal d0,d1,d2,d3:std_logic; signal d:std_logic_vector(3 downto 0); d=d0d1d2d3; d=(d0,d1,d2,d3); 整数/浮点数类型在VHDL中已经预定义过，这里的自定义整数/浮点数类型实际上是它一个子类型，定义格式如下： TYPE数据类型名 IS INTEGER/REAL 约束范围； 如: TYPE digit IS INTEGER RANGE 0 TO 9； SIGNAL ge_wei,shi_wei,bai_wei: digit; TYPE current IS REAL RANGE -1E4 to 1E4 ; 2. 整数/浮点数类型 厢拒鄙腋妨槐僻锹讨坟符星圾珐购撒鬼吊氮踌去男痉船咽皑颈软淫浆洪蚌第3章 VHDL的语言要素第3章 VHDL的语言要素 VHDL允许定义两种不同类型的数组：限定性数组和非限定性数组； 限定性数组定义格式： TYPE 数组名 IS ARRAY (数组范围) OF 数据类型; 如： TYPE word IS ARRAY(15 DOWNTO 0) OF STD_LOGIC; 非限定性数组的定义格式： TYPE 数组名 IS ARRAY (数组下标名 RANGE ) OF 数据类型; 如： TYPE bit_vector IS ARRAY(NATURAL RANGE ) OF BIT; VARIABLE:va: bit_vector(1 to 8); VARIABLE:vb: bit_vector(1 to 4); 3. 数组类型 膛甄蔗岗媚桩驴宝笑宏河纽房辈嘻棚必宵济樊钙渠吠居曰汲亩什殷期嗓岩第3章 VHDL的语言要素第3章 VHDL的语言要素 定义格式： TYPE 记录类型名IS RECORD 元素名: 元素数据类型;