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2017-02-19 发布于上海
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主要内容算法描述电路模块 Verilog描述 Modesim仿真结果与结论综合结果算法描述电路模块 Verilog description1/3 //description the D_regs of A_hlod and B_hold always @ (posedge clock) begin if(reset) begin A_hold=8h00; B_hold=8h00; end else if(load) begin A_hold=A; B_hold=B; end else if(A_lessthan_B) begin A_hold=B_hold; B_hold=A_new; end else begin A_hold=A_new; B_hold=B_hold; end end Verilog description 2/3 what is the A_new and A_lessthan_B always @ (A_hold or B_hold) begin if(A_holdB_hold) begin A_lessthan_B=1b1; A_new=A_hold; end else begin A_lessthan_B=1b0; A_new=A_hold-B_hold; end end Verilog description 3/3 //GCD and done always @ (A_hold or B_hold) begin if(B_hold) begin done=1b0; GCD=8h00; end else begin done=1b1; GCD=A_hold; end end 结果讨论计算所用的时间不一样，且差距很大，是GCD的最大的问题。 * * Greatest Common Divisor ---最大公约数 begin A=0 orB=0 A=0 B=0 A=B END Swap A B A=A-B yes no yes no yes no 0 1 mux B[7:0] A[7:0] load D Q Q Rest_N A_hold Compare A B 1 0 mux 0 1 mux 0 1 mux 0 1 mux Compare B=0 0 1 mux D Q Q clock B_hold B_hold — A-B A-new done Y[7:0] Modesim仿真结果采用以下三组数据对电路的行为功能模拟 10 150 250 5 25 25 7 49 21 GCD B A A=21，Ｂ＝4９，GCD=7 A=25,B=25 GCD=5 A=250,B=190 GCD=10