M第四章层次设计与MAXPLUSII的项目设置.pptVIP

第 4 章  层次设计与MAX+PLUS II的项目设置 4.1、层次设计 层次设计是一种模块化的设计方法。通常将项目分成若干个模块——顶层模块和底层模块，但二者的划分并不绝对。层次设计可使项目的层次结构清晰明了，在开发复杂的数字系统时非常有效。 4.1.1、实例的详细说明 下面以一个具体的实例对层次设计进行详细介绍。 假设员工从家里到Altera公司行车路线如下: 4.1.2、创建一个图形输入文件和一个波形输入文件 Tick_cnt.gdf文件以auto_max.v和speed_ch.wdf文件的输出变量为输入变量——get_tickte1和get_tickte2，以在行驶过程中得到的罚单总数为输出变量——ticket[3.0]。该文件包含一个计数器8count，原理如图： Speed_ch.wdf文件相当于汽车上的速度表，监控汽车行驶时的加速情况（用accel_in变量表示）。汽车超速时输出一个信号——get_ticket。其波形如图： 4.1.3、创建两个文本输入文件 本小节创建另两个底层文件——time_cnt.tdf和auto_max.v，这两个文件均是文本文件，前者使用AHDL语言，后者使用VerilogHDL语言。用户可以直接在文本编辑器中输入文件的程序代码和利用MAX+PLUS II提供的语言模板进行输入（请查看参考程序代码） 。 4.1.4、创建图元 在将前面设计的底层文件应用到顶层文件之前，应先将它们转化成可直接输入到图形编辑器（Graphic Editor）中的图元。 4.1.5、创建顶层图形设计文件 如果将每个底层设计文件看作是一个实现特殊功能的模块，则顶层文件的作用就是记那个这些模块连接起来组成一个整体。 4.1.6、查看项目的层次设计 选择MAX+PLUS II | Hierarchy Display选项，即可弹出层次显示器窗口： 4.2、MAX+PLUS II的项目设置 在使用MAX+PLUS II进行设计时，无论是否打开设计文件或应用程序，用户都可以通过Assign菜单中的选项为当前项目设置器件和资源。这些资源、器件和参数设定的类型将控制项目的编译 ——包括逻辑综合、分割和适配。 4.2.1、管脚/位置/芯片设定 使用MAX+PLUS II设计数字系统时，在编译前可以进行管脚/位置/芯片设定，以将一个或多个逻辑功能单元绑定到一个指定的芯片中，或将单个的逻辑功能单元绑定到指定的管脚、逻辑单元（Logic Cell）、I/O单元或嵌入单元，或将逻辑功能绑定到LAB、EAB、行（Row）或列（Column）中。所有这些绑定信息将保存在一个项目的分配和配置文件（.acf）中。 4.2.2、时间属性设定 在编译处理前，可以为一个、多个节点或图元设定时间属性，以 使编译器对当前项目进行优化编译，从而达到用户设定的时间要求。 时间属性设定仅对ACEXIK、FLEX6000、FLEX8000和FLEX10K器件 系列起作用。 设定或编辑单项时间属性步骤如下: （1）选择一个、多个节点或图元。（此步可选可不选） （2）可以通过使用Assign | Global Project Timing Requirements选 项为当前项目设定默认的全局时间属性；或使用Assign | Timing Requirements选项设定的单项时间属性覆盖默认的全局时间属性。 其操作与4.2.1类似。 4.2.3、集合设定 集合是一组逻辑功能单元，他们共用一个集合名 称。如果将一组逻辑功能单元设定成为一个集合，则编 译器在适配项目时，将会尽可能将集合的所有成员放在 同一个LAB中，或放到同一行中或同一器件中。这样可 以尽量减少LAB、行或器件之间的信号传输，从而确保 在关键的时间路径上不会出现不必要的延迟。 4.2.4、逻辑属性设定 在编译前设定项目的逻辑综合规则或逻辑属性，可控制编译器综合节点、总线或图元时的逻辑综合行为。 4.2.5、探针设定 探针设定的目的是为逻辑功能模块的输入或输出节点规定一个唯一标识名称——探针名称。在编译后，探针名称将代替原来的输入或输出节点的名称出现在仿真网表文件或报告文件中。 使用Assign | Probe 选项可以创建一个探针名称，其步骤类似于4.2.1。 4.2.6、互连管脚设定 互