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浅谈FSK 解调Verilog 的实现及仿真 　　1 Verilog 语言及modelsim 简介 　　Verilog HDL 语言是硬件描述语言之一，常用的硬件描述语言有VHDL 和Verilog，在欧美国家VHDL 的使用要大于Verilog，而在中国Verilog 所占份额要大于VHDL，Verilog 语言与C 语言非常相似，可以说是基于C 语言的结构而发展起来的，VHDL 语言的格式没有Verilog 通俗易懂，但是VHDL 更接近硬件，综合起来要优于Verilog。可以说Verilog 和VHDL 各有所长[1]。早期的集成电路模板是工程师根据电路原理图手工绘制的，由于早期的电路简单，所以这种手工绘制的方法暂时可以满足需求，但是随着集成电路的集成度和复杂度的增加，手工绘制越来越不能满足设计的需要，并且时常会出现一些错误。这样硬件描述语言就应运而生，早期硬件描述语言只是起到仿真和验证的作用，随着运用越来越广泛和后期添加功能，Verilog 逐渐被设计者使用。到了今天，硬件描述语言Verilog已经广泛的运用于大规模、超大规模集成电路的设计。电子设计自动化也越来越不能离开硬件描述语言，并且衍生出新的语言比如：SystemVerilog。等高级语言。总而言之，Verilog 解放人的大脑，让计算机强大的功能来实现人的电路思想。Mentor 公司的ModelSim 是作为一款最优秀最精准的仿真软件，不仅仅能给用户提供一个简单易操作的界面环境，而且支持VHDL 和Verilog 混仿仅有的单内核软件。这个软件优化了仿真技术、可以使用Tcl/Tk 命令，modelsim 具有速度快编译代码普适性的特点，有利于用户使用并保护IP 核，是FPGA/ASIC 设计的首选仿真软件[2]。 　　2 FSK 解调系统总体设计 　　解调算法具体的设计指标为： 　　(1)输入信号码率10Kbps;(2)中频为fc=30KHz;(3)频率偏差△f=5KHz;根据第差分解调算法原理，建立解调算法Verilog 系统框图，其中包括量化单元、差分滤波器、乘法器、低通滤波器等模块。 　　2.1 量化模块 　　量化模块将前端RF 接收到的数字化后的调制信号进行量化。其采样的周期，量化的位数直接影响解调的性能和最终的芯片面积。这里对量化位数进一步说的。前级量化按照表1 所示来量化，其中x 是采样输入数据。 　　表1 接收信号量化 　　编写抽样量化Verilog 代码。其中base_in 是基带接收信号默认为经过采样的9 位信号，由于没有调制模块，这里通过添加DDS，然后将数据导入modelsim 测试文件。然后经过量化模块，实现位数的降低，最终输出为3 位。量化模块最主要的是比较器模块。通过modelsim 后仿真，最后综合得到量化模块的综合RTL 级电路。 　　2.2 低通滤波器及IP 核使用 　　低通滤波器的作用的滤除谐波分量。基于码率为10Kbps 只需要滤除10Kbps 以上的频率分量。首先要利用fdatool 工具获得抽头系数：首先进入fdatool 工具设置好滤波器的参数。FPASS：9600。FSTOP：12000。specify order：60。Response type：lowpass。在设置好以上参数后，点击设计滤波器。然后生成滤波器的系数。得到的数据都是浮点数经过定点过后的数值。并且在低通滤波器中还可以输入滤波器的截断方式以及累乘加法的定点位数。这里选择的是与输入相同的位数也就是8 位。然后通过与差分滤波器设计一样的流程设计了低通滤波器模块其Verilog 代码其中输入数据data_in 为乘法器输出的8 位信号。data_out 为输出为8 位的信号，这里由于运算的需要通过饱和截断模块之后运算结果由最初的20 位变为8 位，以减少后级处理的负担和开销。在通过低通滤波器后，由于后级有维特比译码处理单元，而维特比译码比较的是欧式距离而不是汉明距离，因此在这里未采用抽样判决模块，而是直接将8 位数据输入到维特比译码模块，而维特比译码模块在前级会将8 位信号进行量化，变为3 位8 级的输入，然后判断欧式距离。由于FPGA 本身带有乘法器IP 核，因此这里直接例化乘法器模块添加到系统中，直接供给系统使用。 　　3 仿真 　　前面完成了从算法设计到Verilog 实现的步骤，并针对数字集成电路的低功耗优化进行了Verilog 代码设计，下面主要完成代码的仿真验证。通过MATLAB、simulink、modelsim、QuartusII 等软件联合仿真测试电路功能的正确性。首先通过在modelsim 软件中添加testbench 文件测试解调