其他功能模块.pptVIP

14.1 CONFIG寄存器 （1）CONFIG2 CONFIG2寄存器只有低两位有定义，CONFIG2的地址是：$001E，定义为： （2）CONFIG1 CONFIG1的地址是：$001F，定义为： 14.2 时钟发生模块CGM与锁相环PLL 14.2.1 PLL锁相环 （1）锁相技术与频率合成技术 ①锁相技术：就是实现相位自动控制的一门科学，利用它可以得到频带范围宽、波道多、稳定度高、精度高的频率源。 ②频率合成技术：就是利用一个或几个具有高稳定度和高精度的频率源（一般由晶体振荡器产生），通过对它们进行加减（混频），乘（倍频），除（分频）运算，产生大量的具有相同频率稳定度和频率精度的频率信号。锁相环频率合成技术在通讯、雷达、导航、宇航、遥控遥测、电子技术测量等领域都有广泛的应用。 为了得到稳定度高、精度高的频率源，通常采用频率合成技术。频率合成技术主要有两种：直接频率合成技术和间接频率合成技术。 14.2.1 锁相环PLL ③直接频率合成技术：是将一个或几个晶体振荡器产生的频率信号通过谐波发生器产生一系列频率信号，然后再对这些频率信号进行倍频、分频和混频，最后得到大量的频率信号。 其优点是：频率稳定度高，频率转换时间短（可达微秒量级），能做到很小的频率间隔。缺点是：系统中要用到大量的混频器、滤波器等，从而导致体积大，成本高，安装调试复杂，故只用于频率精度要求很高的场合。 ④间接频率合成技术：是利用锁相技术来产生大量的具有高稳定度和高精度的频率源。由于间接频率合成器的关键部件是锁相环，故通常称为锁相环频率合成器。由于锁相环频率合成器的主要部件都易于集成，一般只加一个分频器和一个一阶低通滤波器，故其具有体积小、重量轻、成本低、安装和调试简单等优点。锁相环频率合成器在性能上逐渐接近直接频率合成器，所以它在电子技术中得到了日益广泛的应用，并在应用中得到迅速发展。 14.2.1 锁相环PLL （2）锁相环频率合成器的基本原理 锁相环频率合成器的原理框图 14.2.2 MC68HC908GP32的CGM结构及外部连接 （1）CGM内部结构框图 CGM内部结构 晶体振荡电路：晶体振荡电路通过外接石英或陶瓷振荡器产生稳定不变的时钟信号CGMXCLK，CGMXCLK直接输出给系统集成模块SIM和AD转换器。同时也输出到时钟选择模块。CGMXCLK经过缓冲后输出到锁相环频率合成器，作为PLL信号源，这一路信号称为CGMRCLK。 锁相环频率合成器：PLL电路通过压控振荡器（VCO）产生CGMVCLK信号，输出到时钟选择电路。其频率可通过软件编程控制。图中CGMXFC为接滤波电路的引脚。 时钟选择电路：时钟发生模块的输出信号CGMOUT有两种来源：直接采用晶振电路产生的CGMXCLK信号二分频，也可以采用压控振荡器（VCO）产生CGMVCLK信号二分频，时钟选择电路可以通过软件编程决定采用那种信号来源。 （2）CGM的I/O信号 （3）CGM的外部连接 在典型应用情况下，CGM模块需要9个外接器件，其中晶振电路中需要5个，PLL电路需要2到4个。如右图所示。有了这些连接，从硬件角度看，MCU就可以正常工作了。 14.2.3 CGM的编程基础 （1）PLL控制寄存器（PLL Control Register－PCTL） PCTL的地址：$0036，定义为： （1）PLL控制寄存器（PLL Control Register－PCTL） 14.2.3 CGM的编程基础 14.2.3 CGM的编程基础 14.2.3 CGM的编程基础 14.2.3 CGM的编程基础 14.2.4 PLL参数计算与编程步骤 （1）PLL参数计算 ① 选择希望的总线频率 fBUSDES ② 计算希望得到的压控振荡器VCO频率（是总线频率的4倍）：fVCLKDES=4×fBUSDES ③ 选择PLL参考时钟频率fRCLK及参考时钟的分频因子R。 ④ 计算压控振荡器VCO分频因子：N=(R× fVCLKDES)/fRCLK，四舍五入取整。 ⑤ 求预分频器分频因子P。 ⑥ 计算检验压控振荡器VCO的输出频率：fVCLK=(2P×N/R)/fRCLK，fBUS= fVCLK/4。 （1）PLL参数计算 ⑦ 选择压控振荡器VCO的E：若fVCLK9.8304×106，E=0。 若9.8304×106≤fVCLK19.6608×106，E=1。 若19.6608×106≤fVCLK39.3216×106，E=2。 ⑧ 选