太原理工大学EDA课设4位十进制计数显示器总汇.doc

太原理工大学 专业班级 测控1101班 学生姓名 课程名称 CPLD/FPGA应用设计 设计名称 4位十进制计数显示器 设计周数 1.5周 指导教师 设计 任务 主要 设计 参数 设计一个4位十进制计数显示器 设计内容 设计要求 对4位十进制计数显示器进行编译、仿真，给出时序仿真波形；对七段译码电路进行编译、仿真，给出时序仿真波形；进行引脚锁定以及硬件下载测试 主要参考 资 料 《数字电路硬件设计实践》，《EDA技术与FPGA应用设计》 学生提交 归档文件 按题目要求进行设计，写出设计报告，给出源程序。 课程设计任务书 注：1.课程设计完成后，学生提交的归档文件应按照：封面—任务书—说明书—图纸的顺序进行装订上交（大张图纸不必装订） 2.可根据实际内容需要续表，但应保持原格式不变。 指导教师签名： 日期：  目录 设计目的…………………………………………………………4 设计设备…………………………………………………………4 设计原理…………………………………………………………4 设计任务…………………………………………………………4 设计程序…………………………………………………………4 1、4位十进制计数电路……………………………………………………4 2、显示译码电路……………………………………………………………6 3、四选一数据选择器电路…………………………………………………7 4、2 位二进制计数器电路…………………………………………………7 5、各电路连接的顶层文件设计……………………………………………8 六、 对程序编译，仿真………………………………………………9 1、对4位十进制计数器的程序进行编译…………………………………9 2、对显示译码段编译、仿真………………………………………………10 3、对整体进行全局编译、引脚分配、波形源文件实验箱 EDA实验箱，计算机及LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COU4 IS PORT( CLK,RESET,CIN :IN STD_LOGIC; CO :OUT STD_LOGIC; BCDAP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDBP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDCP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDDP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COU4; ARCHITECTURE BEHAVE OF COU4 IS SIGNAL BCDAN:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL BCDBN:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL BCDCN:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL BCDDN:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN BCDAP=BCDAN; BCDBP=BCDBN; BCDCP=BCDCN; BCDDP=BCDDN; KK1:PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1)THEN IF(RESET=0)THEN BCDAN=0000; ELSIF(CIN=1)THEN IF(BCDAN=1001)THEN BCDAN=0000; ELSE BCDAN=BCDAN+1; END IF; END IF; END IF; END PROCESS KK1; KK2:PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1)THEN IF(RESET=0)THEN BCDBN=0000; ELSIF(CIN=1) AND (BCDAN=1001)THEN IF(BCDBN=1001)THEN