3V与5V混合系统中逻辑器接口问题.doc

3V与5V混合系统中逻辑器接口问题 1 引言近年来,随着便携式数字电子产品笔记本计算机,数字式移动电话,手持式测试仪表等的迅速发展,要求使用体积小,功耗低,电池耗电小的器件,数字系统的工作电压已经从5V降至3V甚至更低(例如2.5V和1.8V标准的引进).但是目前仍有许多5V电源的逻辑器件和数字器件可用,因此在许多设计中3V(含3.3V)逻辑系统和5V逻辑系统共存,而且不同的电源电压在同一电路板中混用.随着更低电压标准的引进,不同电源电压逻辑器件问的接口问题会在很长一段时间内存在.本文讨论的是使用TTL和CMOS的3V和5V系统中逻辑器件间接口的基本概念和电路实例.理解了这些概念可避免不同电压的逻辑器件接口时出现的问题和保证所设计的电路数据传输的可靠性.2 逻辑电平不同,接口时出现的问题在混合电压系统中,不同电源电压的逻辑器件相互接口时会存在以下3个主要问题:(1) 加到输入和输出引脚上允许的最大电压的限制问题;(2) 两个电源间电流的互串问题;(3) 必须满足的输入转换门限电平问题.器件对加到输入脚或输出脚的电压通常是有限制的.这些引脚有二极管或分离元件接到Vcc.如果接入的电压过高,则电流将会通过二极管或分离元件流向电源.例如3V器件的输入端接上5V信号,则5V电源将会向3V电源充电.持续的电流将会损坏二极管和电路元件.在等待或掉电方式时,3V电源降落到0V,大电流将流通到地,这使总线上的高电压被下拉到地,这些情况将引起数据丢失和元件损坏.必须注意的是:不管是在3V的工作状态或是0V的等待状态部不允许电流流向Vcc.另外用5V的器件来驱动3V的器件有很多不同情况,同样TTL和CMOS间的转换电平也存在不同情况.驱动器必须满足接收器的输入转换电平,并要有足够的容限和保证不损坏电路元件.以上问题在详细地分析一些具体电路后便会很清楚.3 可用5V容限输入的3V逻辑器件3V的逻辑器件可以有5V输入容限的器件是LVC,LVT,ALVT,LCX,LVX,等系列.此外,还有不带总线保持输入的飞利浦ALVC器件也是5V容限.3.1 ESD保护电路为了说清楚为什么3V器件可以有5V的输入容限,首先介绍逻辑电路输入端的静电放电(ESD)保护电路的工作原理.实际上数字电路的所有输入端部有一个静电放电(ESD)保护电路,如图1(a)所示.传统的CMOS电路通过接地的二极管D1,D2对负向高电压限幅而实现保护,正向高电压则由二极管D3钳位.这种电路的缺点是为了防止电流流向Vcc电源,最大的输入电压被限制在Vcc+0.5V.对Vcc为3V的器件来说,当输入端直接与大多数5V器件输出端接口时允许的输入电压会太低.大多数5V系统加到输入端的电压可达3.6V以上.有些3V系统电路可以使用两个MOS场效应管或晶体管T1,T2代替图1(a)中的D1,D2二极管,如图1(b)所示.T1,T2的作用相当于快速齐纳二极管对高电压限幅.由于去掉了接到Vcc的二极管D3,因此最大输入电压不受Vcc的限制.典型情况下,这种电路的击穿电压在7-10V之间,因此可以适合任何5V系统的输入电压.(a)传统的ESD保护电路,输入电压被限制在Vcc+0.5V(b)改进的ESD保护电路,输入电压不受Vcc限制图1 CMOS ESD保护电路由上分析可知,改进后具有ESD保护电路的3V系统的输入端可以与5V系统的输出端接口.3.2总线保持电路总线保持电路就是有一个MOS场效应管用作上拉或下拉器件,在输入端浮空(高阻)的情况下保持输入端处于最后有效的逻辑电平.图2(a)中的电路为一LVC器件总线保持电路的例子.在该例子中制造商采取了改进措施而使其输入端具有5V的容限.其基本原理如下:P沟道MOS场效应管T1具有一个内在的寄生二极管,它连接在漏极和衬底之间,通常源极与衬底是连在一起的,这就限制了输入电压不能高于Vcc+0.5V.现在的措施是用常闭接点S1将源极与衬底相连,当输入端电压比Vcc高0.5V时,比较器使S2闭合,S1断开,输入端电流不会通过二极管流向Vcc而使输入具有5V的容限.图2(b)是LVT和ALVT器件总线保持电路的例子.这种电路用了一个串联的肖特基二极管D,这样就消除了从输入到Vcc的电流通路,从而可以承受5V输入电压.对于3V的总线保持LVC,LVT和ALVT系列器件可以承受5V的输入电压.但对于3V的ALVC,VCX等系列器件则不能,它们的输入电压被限制在Vcc+0.5V.(a)在LVC总线保持电路中,当输入电压上升超过Vcc时,比较器使S1开路,消除了至Vcc的电流通路(b)LVT和ALVT器件,反向偏置的肖特基二极管断开了到Vcc的电流通路?图2具有总线保持电路的输入端下面讨论输出端的情况.图3是用于3V C