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实验三数据通路基本逻辑组件设
实验三 数据通路基本逻辑组件设
实验目的
熟悉基本逻辑组件的设计方法，掌握基本组件的工作原理与设计方法。
进一步熟悉verilog编程及ISE开发环境。
实验设备
装有ISE10.1的PC机一台
EDK-3SAISE实验箱一台
实验内容
3.1
模块代码：
module Pc(clk,rst,ipc,opc);
input clk,rst;
input [31:0] ipc;
output reg [31:0] opc;
always @(posedge clk)
opc=rst?32hffffffff:ipc;
endmodule
module PcPlus4(ipc,opc);
input [31:0] ipc;
output [31:0] opc;
assign opc[31:0]=ipc[31:0]+4;
endmodule
仿真代码：
always #10 clk=~clk;
always #20 rst=~rst;
always #30 ipc=ipc+1;
3.2
模块代码
module NBitMux2to1(A,B,sel,F);
parameter n=4;
input [n-1:0] A,B;
input sel;
output [n-1:0] F;
assign F=(sel==1)?B:A;
endmodule
功能仿真测试代码
always #10 A=A+1;
always #20 B=B+1;
always #30sel=~sel;
3.3
模块代码
module three(in,out);
input[15:0] in;
output[15:0] out;
reg[31:0] out;
always@(in)begin
if(in[15]==1b1)
out={{16b1111111111111111},in};
else
out={{16b0000000000000000},in};
end
功能仿真测试代码
always #10 in=~in;
功能仿真测试时序图
3.4
模块代码
module Alu(A,B,Ctrl,F,zero);
input [31:0] A,B;
input [2:0] Ctrl;
output reg [31:0] F;
output reg zero;
always @*
begin
casex(Ctrl)
3b000:F=AB;
3b001:F=A|B;
3b010:F=A+B;
3b110:F=A-B;
3b111:F=AB?1:0;
default:F=32bxxxx_xxxx_xxxx_xxxx_xxxx_xxxx_xxxx_xxxx;
endcase
zero=(F==0)?1:0;
end
endmodule
module AluCtrl(AluOp,Func,Ctrl);
input [1:0] AluOp;
input [5:0] Func;
output reg [2:0] Ctrl;
always @*
casex(AluOp)
2b00:Ctrl=3b010;
2b01:Ctrl=3b110;
2b1x:
casex(Func)
6bxx0000:Ctrl=3b010;
6bxx0010:Ctrl=3b110;
6bxx0100:Ctrl=3b000;
6bxx0101:Ctrl=3b001;
6bxx1010:Ctrl=3b111;
default:Ctrl=3bxxx;
endcase
endcase
endmodule
功能仿真测试代码
always #20 A=A+1;
always #40 B=B+4;
always #80 Ctrl=Ctrl+1;
功能仿真测试时序图
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