实验二嵌入式逻辑分析仪.doc

实验二、嵌入式逻辑分析仪 注意事项： 1、特别注意：在做Quartus II工程时必须将未分配的管脚置为三态输入。Quartus II -- Assignments -- Device… -- Device -- Device Pin Options… -- Unused Pins -- Reserve all unused pins : AS input tri-stated。 2、按键SW1—SW4与LED指示灯LED1—LED4分布图如下： FPGA管脚 网络或符号 备注 FPGA管脚 网络或符号 备注 PIN_N1 F_IO_N1 SWI1 PIN_P11 CPLD_1 CPLD的四根线引导扩展槽PORTB1 PIN_N2 F_IO_N2 SWI2 PIN_U11 CPLD_2 PIN_U9 F_IO_U9 SWI3 PIN_R11 CPLD_3 PIN_V9 F_IO_V9 SWI4 PIN_N11 CPLD_4 3、系统复位与系统时钟（50MHz）分配脚 FPGA管脚 网络或符号 备注 PIN_V10 output SYS_CLK 系统时钟 PIN_N18 Sys_nRST 系统复位 4、PORT B信号分配表如下： PORT B FPGA管脚 信号 PORT B FPGA管脚 信号 PIN_1 NC PIN_2 NC PIN_3 NC PIN_4 NC PIN_5 PIN_U5 SPI_NSS1 PIN_6 PIN_V4 SPI_CLK1 PIN_7 PIN_U6 SPI_MISO1 PIN_8 PIN_V5 SPI_MOSI1 PIN_9 PIN_U7 IIC_SCL PIN_10 PIN_V6 IIC_SDA PIN_11 PIN_U8 E_UART_R PIN_12 PIN_V7 E_UART_T PIN_13 NC PIN_14 NC PIN_15 PIN_V8 E_ALE PIN_16 PIN_T3 E_IO1 PIN_17 PIN_R4 E_IO2 PIN_18 PIN_T4 E_IO3 PIN_19 PIN_R5 E_IO4 PIN_20 NC PIN_21 NC PIN_22 NC PIN_23 NC PIN_24 NC PIN_25 PIN_N6 E_IO9 PIN_26 PIN_N7 E_IO10 PIN_27 PIN_P6 E_IO11 PIN_28 PIN_T6 E_IO12 PIN_29 PIN_P7 E_IO13 PIN_30 PIN_P8 E_IO14 PIN_31 PIN_N8 E_IO15 PIN_32 PIN_T8 E_IO16 PIN_33 PIN_P9 LCD_C PIN_34 NC PIN_35 NC PIN_36 NC PIN_37 PIN_N9 E_IO5 PIN_38 PIN_R8 E_IO6 PIN_39 PIN_N10 E_IO7 PIN_40 PIN_P10 E_IO8 PIN_41 PIN_P11 CPLD_1 PIN_42 PIN_U11 CPLD_2 PIN_43 PIN_R11 CPLD_3 PIN_44 PIN_N14 CPLD_4 PIN_45 NC PIN_46 NC PIN_47 NC PIN_48 NC PIN_49 NC PIN_50 NC … … … … PIN_69 NC PIN_70 NC 说明：标有“NC”的PORT B引脚，表示无信号线从FPGA引脚引出 5、对EP3C25-B型电路板的LED与按键测试程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY LED_BOTTON IS PORT ( BOTTON_IN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED_OUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END LED_BOTTON; ARCHITECTURE A OF LED_BOTTON IS BEGIN LED_OUT = not BOTTON_IN; END A; 管脚分配为：BOTTON_IN分别接N1（SW1）、N2（SW2）、U9（SW3）、V9（SW4）；LED_OUT分别接：P11（LED1）、U11（LED2）、R11（LED3）、N11（LED4）。 按注意事项1进行设置！！！之后再次编译！ 内容一、十进制加法计数器的设计 1、设计一个异步复位和同步时钟使能的十进制加法计数器； 2、VHDL代码见课本例3-21； 3、管脚分配如下：CLK接V10脚（50MHz），RST接N1（SW1），EN接N2（