数字IC类笔试面试题.doc

威盛logic design engineer考题 1。一个二路选择器，构成一个4路选择器，满足真值表要求、?2。已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺?3。一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。?4。169.6875转化成2进制和16进制?5。阐述中断的概念，有多少种中断，为什么要有中断，举例?6。这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。?不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题 7、解释setup和hold?time?violation,画图说明,并说明解决办法.?17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck-q,还有?clock的delay,写出决定最大时钟的因素,同时给出表达式.?18、说说静态、动态时序模拟的优缺点.?19、一个四级的Mux,其中第二级信号为关键信号?如何改善timing 22、卡诺图写出逻辑表达使.?23、化简F(A,B,C,D)=?m(1,3,4,5,10,11,12,13,14,15)的和 28Please?draw?the?transistor?level?schematic?of?a?cmos?2?input?AND?gate?andexplain?which?input?has?faster?response?for?output?rising?edge.(less?delaytime).?30、画出CMOS的图,画出tow-to-one?mux?gate.?45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之.?68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之.?80、Please?draw?schematic?of?a?common?SRAM?cell?with?6?transistors,point?outwhich?nodes?can?store?data?and?which?node?is?word?line?control??(威盛笔试circuit?design)（转） VIA数字IC笔试试题 1。解释setup和hold?time?violation，画图说明，并说明解决办法。?2。说说静态、动态时序模拟的优缺点。?3。用一种编程语言写n!的算法。?4。画出CMOS的图，画出tow-to-one?mux?gate。?5。说出你的最大弱点及改进方法。?6。说出你的理想。说出你想达到的目标。 ?考的都与CMOS有关，不少就是数电开头关于CMOS的一些电路。?1.画一个CMOS的二输入与非门?2.画CMOS的反相器，Vo-Vi图，指出其中NMOS和PMOS的工作区。4.画六个寄存器组成的RAM，说明哪些是存数据（？），哪些是time?control?line5.描述阻抗的定义，比较在CMOS过程中，金属，xx，diffusion的阻抗凭印象，各位大牛补充1.please?give?a?block?diagram?of?Costas?PLL?loop?and?give?your?ideas?on?how to??implement?it?purely?in?DSP?software?,assuming?that?PLLs?input?is?digitized??IF?signal,which?factors?determine?PLL?order??And?describe?PLL?features?with???different?loop?orders3.please?explain?how?spread?spectrum?communication?scheme?can?restrain?narrow-band???and?wide?-band?interfernce?respectively.?4.On?account?a?large?frenquency?offset?between?carrier?and?radio?signal?,give?your???ideas?on?how?to?acquire?timing?and?carrier?synchronization?in?spread?spectrum???demodulation.?5.please?write?basic?eq