第五章VHDL语言的对象和数据类型及运算操作符.pptVIP

5.4 VHDL数据对象（Data Objects） 常量（Constant） 固定值，不能在程序中被改变 增强程序的可读性，便于修改程序 可在Package、Entity、Architecture、Process、Function、Procedure中进行定义，其有效范围也相应限定 书写格式： Constant 常量名[，常量名…]：数据类型[：=表达式]； 例：Constant data_bus_width: integer := 8; 5.4 VHDL数据对象（Data Objects） 信号（Signals） 代表连线，Port也是一种信号 没有方向性，可给它赋值，也可当作输入 在Package、Entity、Architecture中定义 设定的初始值在综合时没有用，只是在仿真时在开始设定一个起始值。 用 = 进行赋值 用 : = 进行初始化 signal count：bit_vector(3 downto 0):=“0011”; 5.4 VHDL数据对象（Data Objects） 变量（Variable） 临时数据，没有物理意义 只能在Process、Function、 Procedure中定义，并只在其内部有效， 要使其全局有效，先转换为Signal。 用 := 进行赋值 用 := 进行初始化 variable result : std_logic := ‘0’; 信号与变量的区别 architecture rtl of start is signal count : integer range 0 to 7; begin process(clk) begin if (clkevent and clk=1) then count = count + 1; if(count=0) then carryout = 1; else carryout = 0; end if; end if; end process; end rtl; architecture rtl of start is begin process(clk) variable count : integer range 0 to 7; begin if (clkevent and clk=1) then count := count + 1; if(count=0) then carryout = 1; else carryout = 0; end if; end if; end process; end rtl; 信号与变量的区别 architecture a of start is signal tmp : std_logic; begin process(a_bus) begin tmp = 1; for i in 3 downto 0 loop tmp = a_bus(i) and tmp; end loop; carryout = tmp; end process; end a; architecture a of start is begin process(a_bus) variable tmp:std_logic; begin tmp := 1; for i in 3 downto 0 loop tmp := a_bus(i) and tmp; end loop; carryout = tmp; end process; end a; * EDA技术讲义 * 第5章 VHDL语言的对象和数据类型及运算操作符 5.1 VHDL文字规则 5.1.1 数字 整数：整数都是十进制的数，如： 5， 678， 0， 156E2(=15600)， 45_234_287 ( 实数：实数也都是十进制的数，但必须带有小数点，如： 1.335， 88_670_551.453_909(453909)，1.0，44.